DE102014224846A1 - FET-Vorrichtung - Google Patents

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Abstract

Ausführungsformen der vorliegenden Erfindung stellen eine FET-Vorrichtung bereit, die Folgendes aufweist: ein Halbleitersubstrat einer ersten leitenden Art mit einer Oberfläche; ein Drainkontaktgebiet einer zweiten leitenden Art, das sich von der Substratoberfläche in das Substrat erstreckt; ein erstes und zweites Gatekontaktgebiet, die auf der Substratoberfläche der Substratoberfläche gebildet sind, wobei das erste und zweite Gategebiet auf dem Substrat entlang gegenüberliegenden Seiten des Drainkontaktgebiets so gebildet sind, dass das Drainkontaktgebiet zwischen dem ersten und zweiten Gategebiet angeordnet ist; und ein erstes und zweites Sourcekontaktgebiet der zweiten leitenden Art, die sich von der Substratoberfläche in das Substrat erstrecken, wobei das erste Sourcekontaktgebiet auf dem Substrat entlang dem ersten Gategebiet gebildet ist und das zweite Sourcekontaktgebiet auf dem Substrat entlang dem zweiten Gategebiet gebildet ist; wobei sich ein Zwischensubstratgebiet der ersten leitenden Art von der Substratoberfläche durch das Drainkontaktgebiet in das Substrat erstreckt, wobei die FET-Vorrichtung ein Zwischensubstratkontaktgebiet der ersten leitenden Art aufweist, das sich innerhalb des Zwischensubstratgebiets von der Substratoberfläche in das Substrat erstreckt.

Description

  • Technisches Gebiet
  • Ausführungsformen der vorliegenden Erfindung betreffen eine FET-Vorrichtung (ein FET-Bauelement) (FET = field effect transistor, Feldeffekttransistor). Einige Ausführungsformen betreffen ein Verfahren zum Betreiben einer FET-Vorrichtung. Weitere Ausführungsformen betreffen ein selbstschützendes ESD (ESD = electrostatic discharge, elektrostatische Entladung) Pufferspeicher-Layout.
  • Allgemeiner Stand der Technik
  • Ausgangs-Pufferspeicher unterliegen direkt einem Chip-ESD-Stress. Der Grund ist, dass Ausgangs-Pufferspeicher direkt an die PADs angeschlossen sind und sein müssen und somit direkt von außerhalb des Chips zugänglich sind.
  • Zum Schutz von Ausgangs-Pufferspeichern vor einer Zerstörung durch ESD-Stress müssen ESD-spezifische Layout-Maßnahmen von Ausgangs-Pufferspeichern in Betracht gezogen werden.
  • Das zentrale Thema bei Pufferspeicher-Layout und ESD ist, dass ein Lawinendurchbruch in nMOS Transistoren (nMOS = n-type metal-oxide semiconductor, n-leitender Metalloxid-Halbleiter) fast unvermeidbar ist. Ein Lawinendurchbruch in pMOS Transistoren (p-leitender Metalloxid-Halbleiter) tritt ebenso ein, ist aber im Allgemeinen im Vergleich zu nMOS Transistoren weniger heftig.
  • Daher wäre es wünschenswert, über ein Konzept zum Verringern oder zumindest Steuern eines Lawinendurchbruchs zu verfügen.
  • Kurzdarstellung der Erfindung
  • Ausführungsformen der vorliegenden Erfindung stellen eine FET-Vorrichtung bereit, die Folgendes aufweist: ein Halbleitersubstrat einer ersten leitenden Art mit einer Oberfläche; ein Drainkontaktgebiet einer zweiten leitenden Art, das sich von der Substratoberfläche in das Substrat erstreckt; ein erstes und zweites Gatekontaktgebiet, die auf dem Substrat der Substratoberfläche gebildet sind, wobei das erste und zweite Gatekontaktgebiet auf dem Substrat entlang gegenüberliegenden Seiten des Drainkontaktgebiets so gebildet sind, dass das Drainkontaktgebiet zwischen dem ersten und zweiten Gatekontaktgebiet angeordnet ist; und ein erstes und zweites Sourcekontaktgebiet der zweiten leitenden Art, die sich von der Substratoberfläche in das Substrat erstrecken, wobei das erste Sourcekontaktgebiet auf dem Substrat entlang dem ersten Gatekontaktgebiet gebildet ist und das zweite Sourcekontaktgebiet auf dem Substrat entlang dem zweiten Gatekontaktgebiet gebildet ist; wobei sich ein Zwischensubstratgebiet der ersten leitenden Art von der Substratoberfläche durch das Drainkontaktgebiet in das Substrat erstreckt, wobei die FET-Vorrichtung ein Zwischensubstratkontaktgebiet der ersten leitenden Art aufweist, das sich innerhalb des Zwischensubstratgebiets von der Substratoberfläche in das Substrat erstreckt.
  • Weitere Ausführungsformen stellen ein Verfahren zum Betreiben einer FET-Vorrichtung bereit, wobei die FET-Vorrichtung ein Halbleitersubstrat einer ersten leitenden Art mit einer Oberfläche; ein Drainkontaktgebiet einer zweiten leitenden Art, das sich von der Substratoberfläche in das Substrat erstreckt; ein erstes und zweites Gatekontaktgebiet, die auf der Substratoberfläche der Substratoberfläche gebildet sind, wobei das erste und zweite Gatekontaktgebiet auf dem Substrat entlang gegenüberliegenden Seiten des Drainkontaktgebiets so gebildet sind, dass das Drainkontaktgebiet zwischen dem ersten und zweiten Gatekontaktgebiet angeordnet ist; und ein erstes und zweites Sourcekontaktgebiet der zweiten leitenden Art, die sich von der Substratoberfläche in das Substrat erstrecken, wobei das erste Sourcekontaktgebiet auf dem Substrat entlang dem ersten Gatekontaktgebiet gebildet ist und das zweite Sourcekontaktgebiet auf dem Substrat entlang dem zweiten Gatekontaktgebiet gebildet ist; aufweist, wobei sich ein Zwischensubstratgebiet der ersten leitenden Art von der Substratoberfläche durch das Drainkontaktgebiet in das Substrat erstreckt, wobei die FET-Vorrichtung ein Zwischensubstratkontaktgebiet der ersten leitenden Art aufweist, das sich innerhalb des Zwischensubstratgebiets von der Substratoberfläche in das Substrat erstreckt, wobei das Verfahren das Anlegen eines Potentials an das Zwischensubstratkontaktgebiet so aufweist, dass in einem Ausschaltzustand eines Kanals zwischen dem Drainkontaktgebiet und dem ersten Sourcekontaktgebiet und/oder dem zweiten Kontaktgebiet ein Lawinendurchbruch verhindert oder zumindest verringert wird.
  • Kurze Beschreibung der Zeichnungen
  • Ausführungsformen der vorliegenden Erfindung sind hier unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
  • 1 zeigt eine anschauliche Querschnittsansicht eines nMOSFET, eine anschauliche Ansicht eines NPN bipolaren Transistors, die parasitäre bipolare Effekte beschreibt, die während eines Lawinendurchbruchs des nMOSFET auftreten, und ein Diagramm eines Drainstroms, eingetragen über einer Drainspannung des nMOSFET.
  • 2 zeigt eine anschauliche Drauf- und Querschnittsansicht einer FET-Vorrichtung gemäß einer Ausführungsform.
  • 3 zeigt eine anschauliche Drauf- und Querschnittsansicht einer FET-Vorrichtung mit einem durchgehenden Zwischensubstratkontaktgebiet gemäß einer Ausführungsform.
  • 4 zeigt eine anschauliche Drauf- und Querschnittsansicht einer FET-Vorrichtung mit mehreren Zwischensubstratkontaktgebieten gemäß einer Ausführungsform.
  • 5 zeigt eine anschauliche Draufsicht einer FET-Vorrichtung mit einer Gruppe von FETs gemäß einer Ausführungsform.
  • 6 zeigt in einem Diagramm einen Drainstrom, eingetragen über einer Drainspannung für 5 verschiedene getestete Vorrichtungen.
  • 7 zeigt ein Ablaufdiagramm eines Verfahrens zum Betreiben einer FET-Vorrichtung gemäß einer Ausführungsform.
  • Gleiche oder äquivalente Elemente oder Elemente mit gleicher oder äquivalenter Funktionalität sind in der folgenden Beschreibung mit gleichen oder äquivalenten Bezugszeichen versehen.
  • Ausführliche Beschreibung der Erfindung
  • Bevor Ausführungsformen der vorliegenden Erfindung in Bezug auf 2 bis 7 beschrieben werden, wird das Phänomen eines Lawinendurchbruchs in einem nMOSFET (nMOSFET = n-type metal-oxide semiconductor field-effect transistor, n-leitender Metalloxid-Halbleiter-Feldeffekttransistor) unter Bezugnahme auf 1 beschrieben.
  • 1 zeigt eine anschauliche Querschnittsansicht 10 eines nMOSFET 14, eine anschauliche Ansicht 12 eines NPN bipolaren Transistors, die parasitäre bipolare Effekte beschreibt, die während eines Lawinendurchbruchs des nMOSFET 14 auftreten, und ein Diagramm 16 eines Drainstroms, eingetragen über einer Drainspannung des nMOSFET 14.
  • Der nMOSFET 14 weist ein p-Substrat 17, ein n+-Sourcekontaktgebiet 18, das in dem Substrat 17 gebildet ist, ein n+-Drainkontaktgebiet 20, das in dem Substrat 17 gebildet ist, und ein Polysilizium-Gategebiet 22, das auf einer Oberfläche des Substrats 17 gebildet ist, auf. Ferner weist der nMOSFET 14 eine Drainzwischenverbindungs-struktur 24 (oder ein Drainpad), die durch ein Salicide 26 an das n+-Drainkontaktgebiet 20 angeschlossen ist, und eine Sourcezwischenverbindungsstruktur 28 (oder ein Sourcepad), die an das n+-Sourcekontaktgebiet 18 durch ein Salicide 30 angeschlossen ist, auf.
  • Wie in 1 dargestellt, kann eine positive Hochspannung an die Drainzwischenverbindungsstruktur 24 angelegt werden, wobei eine Referenzspannung, wie Masse, an die Sourcezwischenverbindungsstruktur 30 angelegt werden kann.
  • In einem Ausschaltzustand des nMOSFET 14 kann die Referenzspannung (oder eine Gate-Source-Spannung kleiner als eine Schwellenspannung des nMOSFET 14) an das Polysilizium-Gate 22 angelegt werden, so dass ein Kanal 32 zwischen dem n+-Sourcekontakt 18 und dem n+-Drainkontakt 20 in einem Zustand hoher Impedanz ist.
  • Wenn das elektrische Feld im Kanal 32 erhöht wird, tritt ein Lawinendurchbruch im Kanal 32 am Drain 20 auf. Dieser Lawinendurchbruch erhöht den Strom wie in einer p-n Diode.
  • Zusätzlich findet ein parasitärer bipolare Vorgang statt. Löcher, die durch den Lawinendurchbruch erzeugt werden, bewegen sich vom Drain 20 zur Source 18 unterhalb der Inversionsschicht 34. Dieser Löcherstrom spannt die Source-Bulk p-n-Diode so vor, dass nun auch Elektronen als Minoritätsträger in das p-leitende Substrat 17 unterhalb der Inversionsschicht 34 injiziert werden. Diese Elektronen treffen am Drain 20 ein und erzeugen wieder mehr Elektron-Loch-Paare durch Lawinenvervielfachung. Die positive Rückkopplung zwischen dem Lawinendurchbruch und dem parasitären bipolaren Vorgang führt zu einem Durchbruch bei geringerer Drainspannung (Zurückschnappen).
  • Ein Lawinendurchbruch wird durch Stoßionisation von Elektron-Loch-Paaren erzeugt. Beim Anlegen eines hohen elektrischen Feldes gewinnen Träger kinetische Energie und erzeugen zusätzliche Elektron-Loch-Paare durch Stoßionisation.
  • Einer der relevantesten Parameter für einen Lawinendurchbruch ist der Abstand von der Quelle des Lawinendurchbruchs zum nächsten p-Substratkontakt, da dieser definiert, wie leicht es ist, örtlich das p-Substrat durch Stoßionisation von Elektron-Loch-Paaren positiv aufzuladen (entspricht einer positiven Vorspannung des Basis-Emitters des parasitären bipolaren Transistors).
  • Daher beginnt der Lawinendurchbruch an dem Punkt, der am weitesten vom p-Substratkontakt entfernt ist. In einer Gruppe von gefingerten Transistoren und einer Gruppe von gewaffelten Transistoren liegt dieser immer dem Mittelpunkt der Gruppen am nächsten. Sobald der Lawinendurchbruch eingeleitet ist, verhindert eine örtliche Stromansammlung, dass sich die Lawine über die gesamte Gruppe verteilt und somit den Transistor örtlich zerstört.
  • Eine Maßnahme, die ein Zerstören des Transistors durch Lawinendurchbruch verhindert, ist ein Einführen eines strombegrenzenden Serienwiderstands in den (padseitigen) Drainpfad. Dieser Serienwiderstand kann ein expliziter physischer Polywiderstand im Drainpfad oder ein integrierter verteilter Diffusionswiderstand sein, wie durch d = erhöhter Drain-Abstand angezeigt ist.
  • Die Nachteile dieser Maßnahmen betreffen Flächenhinzufüger und Probleme bezüglich der Zeitsteuerung/Leistungsfähigkeit.
  • Gemäß Ausführungsformen besteht eine Maßnahme zum ”Erschweren”, dass ein Lawinendurchbruch eintritt, darin, das p-Substratpotential unterhalb der Inversionsschicht negativ oder zumindest nahe dem Sourcepotential zu halten. Ein p-Substratkontakt unmittelbar neben dem Drainkontakt liefert die beste Lösung.
  • Ausführungsformen stellen ein flächenkompaktes und ESD-sicheres CMOS-Ausgangs-Pufferspeicher- und/oder HF-Gleichrichtertransistor-Layout bereit.
  • 2 zeigt eine anschauliche Drauf- und Querschnittsansicht einer FET-Vorrichtung 100, gemäß einer Ausführungsform. Die FET-Vorrichtung 100 weist ein Halbleitersubstrat 102 einer ersten leitenden Art mit einer Oberfläche 104 auf.
  • Ferner weist die FET-Vorrichtung 100 ein Drainkontaktgebiet 106 einer zweiten leitenden Art auf, das sich von der Substratoberfläche 104 in das Substrat 102 erstreckt (z. B. in eine Tiefenrichtung des Substrats 102 senkrecht zur Oberfläche 104 des Substrats).
  • Ferner weist die FET-Vorrichtung 100 ein erstes und zweites Gatekontaktgebiet 108_1 und 108_2 auf, die auf der Substratoberfläche der Substratoberfläche 104 gebildet sind, wobei das erste und zweite Gatekontaktgebiet 108_1 und 108_2 auf dem Substrat 102 entlang gegenüberliegenden Seiten 110_1 und 110_2 des Drainkontaktgebiets 106 so gebildet sind, dass das Drainkontaktgebiet 106 zwischen dem ersten und zweiten Gatekontaktgebiet 108_1 und 108_2 gebildet ist.
  • Ferner weist die FET-Vorrichtung 100 ein erstes und zweites Sourcekontaktgebiet 112_1 und 112_2 der zweiten leitenden Art auf, das sich von der Substratoberfläche 104 in das Substrat 102 erstreckt, wobei das erste Sourcekontaktgebiet 112_1 in dem Substrat 102 entlang dem ersten Gatekontaktgebiet 108_1 gebildet ist, wobei das zweite Sourcekontaktgebiet 112_2 in dem Substrat 102 entlang dem zweiten Gatekontaktgebiet 108_2 gebildet ist.
  • Dadurch erstreckt sich ein Zwischensubstratgebiet 114 der ersten leitenden Art von der Substratoberfläche 104 in das Substrat 102 durch das Drainkontaktgebiet 106, wobei die FET-Vorrichtung 100 ein Zwischensubstratkontaktgebiet 116 der ersten leitenden Art aufweist, das sich innerhalb des Zwischensubstratgebiets 114 von der Substratoberfläche 104 in das Substrat 102 erstreckt.
  • In Ausführungsformen kann sich Gebiet auf ein dreidimensionales Gebiet beziehen, das sich in eine erste Richtung (im Wesentlichen) parallel zur Substratoberfläche, in eine zweite Richtung (im Wesentlichen) parallel zur Substratoberfläche 104 und (im Wesentlichen) senkrecht zur ersten Richtung, und in eine dritte Richtung (im Wesentlichen) senkrecht zur ersten Richtung und zweiten Richtung (oder senkrecht zur Substratoberfläche 104) erstreckt.
  • In Ausführungsformen kann das Zwischensubstratkontaktgebiet 116 (oder Inselkontaktgebiet oder Bulkkontaktgebiet) ein höheres Dotierungsniveau als das Zwischensubstratgebiet 114 aufweisen. Ferner kann das Zwischensubstratkontaktgebiet 116 vom Drainkontaktgebiet 106 durch das Zwischensubstratgebiet 114 isoliert werden. Das Zwischensubstratgebiet 114 kann zum Beispiel eine Grabenisolation (shallow trench isolation, STI) 115 aufweisen. Die STI ist ein Technologiebearbeitungsschritt und trennt aktive Transistorflächen/-gebiete voneinander.
  • Das Zwischensubstratkontaktgebiet 116 kann so angeordnet sein, dass in einem Ausschaltzustand eines Kanals zwischen dem Drainkontaktgebiet 106 und dem ersten Sourcekontaktgebiet 112_1 ein Potential des Substrats 102 unterhalb einer Inversionsschicht des Drainkontaktgebiets 106 aufrechterhalten oder kleiner oder gleich einem Potential des ersten Sourcekontaktgebiets 112_1 gehalten wird. Ebenso kann das Zwischensubstratkontaktgebiet 116 so angeordnet sein, dass in einem Ausschaltzustand eines Kanals zwischen dem Drainkontaktgebiet 106 und dem zweiten Sourcekontaktgebiet 112_2 ein Potential des Substrats 102 unterhalb einer Inversionsschicht des Drainkontaktgebiets 106 aufrechterhalten oder kleiner oder gleich einem Potential des zweiten Sourcekontaktgebiets 112_2 gehalten wird.
  • The FET-Vorrichtung 100 kann ferner eine Zwischenverbindungsstruktur zum Kontaktieren der entsprechenden Kontaktgebiete 106, 112_1 und 112_2 aufweisen. Die Zwischenverbindungsstruktur kann mehrere Pads aufweisen, die über die entsprechenden Kontaktgebiete 106 verteilt sind.
  • Wie in 2 dargestellt, kann die FET-Vorrichtung 100 eine nMOSFET-Vorrichtung (ein n-leitender Metalloxid-Halbleiter Feldeffekttransistor) sein, wobei die erste leitende Art eine p-leitende ist und wobei die zweite leitende Art eine n-leitende ist. So kann das Substrat 102 ein p-Substrat sein, das Drainkontaktgebiet 106 kann ein n+-Drainkontaktgebiet 106 sein, das erste und zweite Sourcekontaktgebiet 112_1 und 112_2 können n+-Sourcekontaktgebiete sein und das Zwischensubstratkontaktgebiet 116 kann ein p+-Zwischensubstratkontaktgebiet sein.
  • Natürlich kann die FET-Vorrichtung 100 auch eine pMOSFET-Vorrichtung (ein pMOSFET-Bauelement) (ein p-leitender Metalloxid-Halbleiter Feldeffekttransistor) sein, wobei die erste leitende Art eine n-leitende ist und wobei die zweite leitende Art eine p-leitende ist.
  • 3 zeigt eine anschauliche Drauf- und Querschnittsansicht einer FET-Vorrichtung 100 gemäß einer Ausführungsform. Im Gegensatz zu der FET-Vorrichtung 100, die in 2 dargestellt ist, erstreckt sich in 3 das Zwischensubstratgebiet 114 der ersten leitenden Art von der Substratoberfläche 104 durch das Drainkontaktgebiet 106 in das Substrat, so dass das Drainkontaktgebiet 106 in ein erstes Drainkontaktgebiet 106a und ein zweites Drainkontaktgebiet 106b getrennt ist. Dadurch kann das erste Gatekontaktgebiet 108_1 auf der Substratoberfläche der Substratoberfläche 104 entlang dem ersten Drainkontaktgebiet 106a angeordnet werden, wobei das zweite Gatekontaktgebiet 108_2 auf der Substratoberfläche der Substratoberfläche 104 entlang dem zweiten Drainkontaktgebiet 106b angeordnet werden kann.
  • Ferner kann die FET-Vorrichtung 100 einen Wannenschutzring 120 der zweiten leitenden Art aufweisen, der sich von der Substratoberfläche 104 in das Substrat 102 erstreckt, wobei der Wannenschutzring 120 die Anordnung des Drainkontaktgebiets 106, des ersten und zweiten Gatekontaktgebiets 108_1 und 108_2 und des ersten und zweiten Sourcekontaktgebiets 112_1 und 112_2 umgibt. Der Wannenschutzring 120 der zweiten leitenden Art kann ein höher dotiertes Gebiet 121 der zweiten leitenden Art aufweisen, das im Wannenschutzring 120 von der Substratoberfläche 104 in den Wannenschutzring gebildet ist, wobei das höher dotierte Gebiet 121 eine höhere Dotierungskonzentration als der Rest des Wannenschutzrings 120 aufweist. Zum Beispiel kann der Wannenschutzring ein n-Wannenschutzring sein, wobei das höher dotierte Gebiet ein n+-Gebiet ist.
  • Wie ferner in 3 dargestellt ist, kann das Zwischensubstratgebiet 114 eine Grabenisolation (STI) 115 aufweisen. Ferner kann die FET-Vorrichtung 100 eine Grabenisolation 117_1 zwischen dem ersten Sourcekontaktgebiet 112_1 und dem Wannenschutzring 120 und eine Grabenisolation 1172 zwischen dem zweiten Sourcekontaktgebiet 112_2 und dem Wannenschutzring aufweisen. Zusätzlich kann auch der Wannenschutzring 120 von einer (ringförmigen) Grabenisolation 123 umgeben sein.
  • 4 zeigt eine anschauliche Drauf- und Querschnittsansicht einer FET-Vorrichtung 100 gemäß einer Ausführungsform. Im Gegensatz zur FET-Vorrichtung 100, die in 2 dargestellt ist, weist die in 4 dargestellte FET-Vorrichtung 100 mehrere Zwischensubstratgebiete 114_1 bis 114_n der ersten leitenden Art auf, die sich von der Substratoberfläche 104 durch das Drainkontaktgebiet 106 in das Substrat 102 erstrecken, wobei die FET-Vorrichtung 100 mehrere Zwischensubstratkontaktgebiete 116_1 bis 116_n der ersten leitenden Art aufweist, die sich von der Substratoberfläche 104 in das Substrat 102 innerhalb der mehreren Zwischensubstratgebiete 114_1 bis 114_n erstrecken.
  • Im Einzelnen ist in 4 das erste Zwischensubstratkontaktgebiet 116_1 im ersten Zwischensubstratgebiet 114_1 angeordnet, wobei das zweite Zwischensubstratkontaktgebiet 116_2 im zweiten Zwischensubstratgebiet 114_2 angeordnet ist und wobei das dritte Zwischensubstratkontaktgebiet 116_3 im dritten Zwischensubstratgebiet 114_3 angeordnet ist.
  • In Ausführungsformen kann die FET-Vorrichtung 100 bis zu n Zwischensubstratgebiete 114_1 bis 114_n und Zwischensubstratkontaktgebiete 116_1 bis 116_n aufweisen, wobei n eine natürliche Zahl größer oder gleich Zwei ist, n 2.
  • Wie in 4 dargestellt, können das erste und zweite Gatekontaktgebiet 108_1 und 108_2 parallel zueinander angeordnet sein, wobei die mehreren Zwischensubstratkontaktgebiete 116_1 bis 116_n (im Wesentlichen) in der Mitte zwischen dem ersten und zweiten Gatekontaktgebiet 108_1 und 108_2 entlang einer Richtung 122 (im Wesentlichen) parallel zum ersten und zweiten Gatekontaktgebiet 108_1 und 108_2 angeordnet sein können.
  • Ferner können das erste und zweite Sourcekontaktgebiet 112_1 und 112_2 parallel zum ersten und zweiten Gatekontaktgebiet 108_1 und 108_2 angeordnet sein.
  • In Ausführungsformen können das erste Sourcekontaktgebiet 112_1, das erste Gatekontaktgebiet 108_1, das Drainkontaktgebiet 106, das zweite Gatekontaktgebiet 108_2 und das zweite Sourcekontaktgebiet 112_2 einen FET mit dem Drainkontaktgebiet 106 als gemeinsames Drainkontaktgebiet bilden.
  • Die FET-Vorrichtung 102 kann ferner einen Wannenschutzring 120 der zweiten leitenden Art aufweisen, der sich von der Substratoberfläche 104 in das Substrat 102 erstreckt, wobei der Wannenschutzring 120 die Anordnung des Drainkontaktgebiets 106, des ersten und zweiten Gatekontaktgebiets 108_1 und 108_2 und des ersten und zweiten Sourcekontaktgebiets 112_1 und 112_2 umgibt. Der Wannenschutzring 120 der zweiten leitenden Art kann ein höher dotiertes Gebiet 121 der zweiten leitenden Art aufweisen, das im Wannenschutzring 120 von der Substratoberfläche 104 in den Wannenschutzring gebildet ist, wobei das höher dotierte Gebiet 121 eine höhere Dotierungskonzentration aufweist als der Rest des Wannenschutzrings 120. Zum Beispiel kann der Wannenschutzring ein n-Wannenschutzring sein, wobei das höher dotierte Gebiet ein n+-Gebiet ist.
  • Wie ferner in 4 dargestellt ist, können die Zwischensubstratgebiete 114_1 bis 114_n Grabenisolationen (STI) 115 aufweisen. Ferner kann die FET-Vorrichtung 100 eine Grabenisolation 117_1 zwischen dem ersten Sourcekontaktgebiet 112_1 und dem Wannenschutzring 120 und eine Grabenisolation 117_2 zwischen dem zweiten Sourcekontaktgebiet 112_2 und dem Wannenschutzring aufweisen. Zusätzlich kann auch der Wannenschutzring 120 von einer (ringförmigen) Grabenisolation 123 umgeben sein.
  • Ausführungsformen verringern die Nachteile bezüglich Flächenhinzufügern und Probleme bezüglich der Zeitsteuerung/Leistungsfähigkeit, die einem ”Fingertyp-” und ”Waffel-”Transistorlayout gemein sind, indem sie ein flächenkompaktes und ESD-sicheres CMOS-Ausgangs-Pufferspeicher- und/oder HF-Gleichrichtertransistor-Layout bereitstellen.
  • In Ausführungsformen verhindert ein Netz von p-Substratkontakten 116_1 bis 116_n, dass ”Schwachpunkte” für eine örtliche Lawine auftreten. Ein Lawinendurchbruch erfolgt ohnedies, wird aber gleichmäßig über die Transistorfläche verteilt und ist nicht auf einen örtlichen Punkt begrenzt, so dass der Transistor das ESD-Ereignis übersteht.
  • In Ausführungsformen ist kein p-Substratschutzring mehr erforderlich.
  • In Ausführungsformen ist wegen des engen p-Substratnetzes 116_1 bis 116_n ein kompaktes Layout mit einem kleineren d = erhöhten Drain-Abstand erreichbar.
  • In Ausführungsformen begrenzt ferner eine gründliche und bevorzugte Platzierung von Source/Drain-Kontakten ferner einen örtlichen Stromfluss in ”Hochstrom”-ESD-Ereignissen.
  • In Ausführungsformen ist kein oder ein viel geringerer Leistungsverlust durch einen geringeren Serienwiderstand erzielbar.
  • In Ausführungsformen ist das p-Substratnetz-Layout 116_1 bis 116_n selbstschützend, es ist keine zusätzliche separate ESD-Klemme erforderlich.
  • 5 zeigt eine anschauliche Draufsicht einer FET-Vorrichtung 100 gemäß einer Ausführungsform. Im Gegensatz zu der in 4 dargestellten FET-Vorrichtung 100 weist die in 5 dargestellte FET-Vorrichtung 100 ferner ein zweites und drittes Drainkontaktgebiet 106_2 und 106_3 der zweiten leitenden Art auf, die sich von der Substratoberfläche 104 in das Substrat 102 erstrecken.
  • Ferner weist die FET-Vorrichtung 100 ein drittes, viertes, fünftes und sechstes Gatekontaktgebiet 108_3 bis 108_6 auf, die auf der Substratoberfläche der Substratoberfläche 104 gebildet sind, wobei das dritte und vierte Gatekontaktgebiet 108_3 und 108_4 auf der Substratoberfläche der Substratoberfläche 104 entlang gegenüberliegenden Seiten des zweiten Drainkontaktgebiets 106_2 so gebildet sind, dass das zweite Drainkontaktgebiet 106_2 zwischen dem dritten und vierten Gatekontaktgebiete 108_3 und 108_4 angeordnet ist, und wobei das fünfte und sechste Gatekontaktgebiet 108_5 und 108_6 auf der Substratoberfläche der Substratoberfläche 104 entlang gegenüberliegenden Seiten des dritten Drainkontaktgebiets 106_3 so gebildet sind, dass das dritte Drainkontaktgebiet 106_3 zwischen dem fünften und sechsten Gatekontaktgebiet 108_5 und 108_6 angeordnet ist.
  • Ferner weist die FET-Vorrichtung 100 ein drittes und viertes Sourcekontaktgebiet 112_3 und 112_4 der zweiten leitenden Art auf, das sich von der Substratoberfläche 104 in das Substrat 102 erstreckt. Das dritte Sourcekontaktgebiet 112_3 ist in dem Substrat zwischen dem vierten und fünften Gatekontaktgebiet 108_4 und 108_5 angeordnet, wobei das vierte Sourcekontaktgebiet 112_4 in dem Substrat 102 entlang dem sechsten Gatekontaktgebiet 108_6 angeordnet ist.
  • Mehrere zweite Zwischensubstratgebiete 114n+1 bis 114_2n der ersten leitenden Art erstrecken sich von der Substratoberfläche 104 durch das zweite Drainkontaktgebiet 106_2 in das Substrat 102, wobei die FET-Vorrichtung ferner mehrere zweite Zwischensubstratkontaktgebiete 116n+1 bis 116_2n der ersten leitenden Art aufweist, die sich von der Substratoberfläche 104 in das Substrat 102 innerhalb der mehreren zweiten Zwischensubstratgebiete 114n+1 bis 114_2n erstrecken.
  • Ferner erstrecken sich mehrere dritte Zwischensubstratgebiete 114_2n+1 bis 114_3n der ersten leitenden Art von der Substratoberfläche 104 durch das dritte Drainkontaktgebiet 106_3 in das Substrat 102, wobei die FET-Vorrichtung 100 ferner mehrere dritte Zwischensubstratkontaktgebiete 116_2n+1 bis 116_3n der ersten leitenden Art aufweist, die sich von der Substratoberfläche 104 innerhalb der mehreren dritten Zwischensubstratgebiete 114_2n+1 bis 114_3n in das Substrat 102 erstrecken.
  • 6 zeigt in einem Diagramm einen Drainstrom (TLP-Strom (TLP = transmission line pulsing, Übertragungsleitungspulsierung)), der über eine Drainspannung (TLP-Spannung) für 5 verschiedene getestete Vorrichtungen (FET-Vorrichtungen) aufgetragen ist. Mit anderen Worten, 6 zeigt die Messergebnisse eines Gleichrichtertransistors mit einer Breite von 400 μm und einer Länge von 0,73 μm.
  • Zum Erhalten der Messergebnisse wurden ein TLP-(HBM Zustand (HBM = Human Body Model, Modell des menschlichen Körpers) und ein Standard-TLP-Verfahren verwendet. Ferner wurden eine Pulsbreite von 100 ns, eine Anstiegszeit von 10 ns, ein Pulsintervall von 0,3 s und eine Anzahl von Pulsen von 1 verwendet.
  • Wie in 6 dargestellt, ist eine homogene Auslösung sichtbar. Ferner gibt es eine gute Übereinstimmung zwischen den fünf getesteten Vorrichtungen. Die Auslösungsspannung ist 13 V (technologiegetrieben). Die Haltespannung ist ~7 V (über der Betriebsspannung von 5,5 V). Der Ausfallstrom ist ~2,6 A (entsprechend HBM ~4 kV).
  • 7 zeigt ein Verfahren 200 zum Betreiben einer FET-Vorrichtung 100, z. B. der in 2 dargestellten FET-Vorrichtung 100, gemäß einer Ausführungsform. Das Verfahren 200 weist einen Schritt 202 zum Anlegen eines Potentials an das Zwischensubstratkontaktgebiet 116 auf, so dass in einem Ausschaltzustand eines Kanals zwischen dem Drainkontaktgebiet 106 und dem ersten Sourcekontaktgebiet 112_1 und/oder zweiten Kontaktgebiet 112_2 ein Lawinendurchbruch verhindert oder zumindest verringert wird.
  • Obwohl einige Aspekte im Zusammenhang mit einer Vorrichtung beschrieben wurden, ist klar, dass diese Aspekte auch eine Beschreibung des entsprechenden Verfahrens darstellen, wobei ein Block oder eine Vorrichtung einem Verfahrensschritt oder einem Merkmal eines Verfahrensschritts entspricht. Analog stellen Aspekte, die im Zusammenhang mit einem Verfahrensschritt beschrieben wurden, auch eine Beschreibung eines entsprechenden Blocks oder Punkts oder Merkmales einer entsprechenden Vorrichtung dar. Einige oder alle der Verfahrensschritte können durch (oder mit) einer Hardware-Vorrichtung ausgeführt werden, wie zum Beispiel einem Mikroprozessor, einem programmierbaren Computer oder einer elektronischen Schaltung. In einigen Ausführungsformen können einige oder mehr der wichtigsten Verfahrensschritte von einer solchen Vorrichtung ausgeführt werden.
  • In einigen Ausführungsformen kann eine programmierbare logische Vorrichtung (zum Beispiel eine feldprogrammierbare Gate-Gruppe) zur Durchführung einiger oder aller der Funktionalitäten der hier beschriebenen Verfahren verwendet werden. In einigen Ausführungsformen kann eine feldprogrammierbare Gate-Gruppe mit einem Mikroprozessor zusammenarbeiten, um eines der hier beschriebenen Verfahren auszuführen. Im Allgemeinen werden die Verfahren vorzugsweise durch jede Hardware-Vorrichtung ausgeführt.
  • Die oben beschriebenen Ausführungsformen dienen nur der Veranschaulichung der Prinzipien der vorliegenden Erfindung. Es ist klar, dass Modifizierungen und Variationen der hier beschriebenen Anordnungen und Einzelheiten für andere Fachleute auf dem Gebiet offensichtlich sind. Sie soll daher nur durch den Umfang der beiliegenden Patentansprüche begrenzt sein und nicht durch die speziellen Einzelheiten, die hier in der Beschreibung und Erklärung der Ausführungsformen angeführt sind.

Claims (15)

  1. FET-Vorrichtung (100), die Folgendes aufweist: ein Halbleitersubstrat (102) einer ersten leitenden Art mit einer Oberfläche (104); ein Drainkontaktgebiet (106) einer zweiten leitenden Art, das sich von der Substratoberfläche (104) in das Substrat (102) erstreckt; ein erstes und zweites Gatekontaktgebiet (108_1:108_2), die auf der Substratoberfläche der Substratoberfläche (104) gebildet sind, wobei das erste und zweite Gatekontaktgebiet (108_1:108_2) auf der Substratoberfläche der Substratoberfläche (104) entlang gegenüberliegenden Seiten (110_1:110_2) des Drainkontaktgebiets (106) so gebildet sind, dass das Drainkontaktgebiet (106) zwischen dem ersten und zweiten Gatekontaktgebiet (108_1:108_2) angeordnet ist; und ein erstes und zweites Sourcekontaktgebiet (112_1:112_2) der zweiten leitenden Art, das sich von der Substratoberfläche (104) in das Substrat (102) erstreckt, wobei das erste Sourcekontaktgebiet (112_1) in dem Substrat (102) entlang dem ersten Gatekontaktgebiet (108_1) gebildet ist und das zweite Sourcekontaktgebiet (112_2) in dem Substrat entlang dem zweiten Gatekontaktgebiet (108_2) gebildet ist; wobei sich ein Zwischensubstratgebiet (114) der ersten leitenden Art von der Substratoberfläche (104) durch das Drainkontaktgebiet (106) in das Substrat (102) erstreckt, wobei die FET-Vorrichtung 100 ein Zwischensubstratkontaktgebiet (116) der ersten leitenden Art aufweist, das sich innerhalb des Zwischensubstratgebiets (114) von der Substratoberfläche (104) in das Substrat (102) erstreckt.
  2. FET-Vorrichtung (100) nach Anspruch 1, wobei das Zwischensubstratkontaktgebiet (116) ein höheres Dotierungsniveau als das substrat und/oder das Zwischensubstratgebiet (114) aufweist.
  3. FET-Vorrichtung (100) nach einem der Ansprüche 1 oder 2, wobei sich mehrere Zwischensubstratgebiete (114_1:114_n) der ersten leitenden Art von der Substratoberfläche (104) durch das Drainkontaktgebiet (106) in das Substrat (102) erstrecken, wobei die FET-Vorrichtung (100) mehrere Zwischensubstratkontaktgebiete (116_1:116_n) der ersten leitenden Art aufweist, die sich von der Substratoberfläche (104) innerhalb der mehreren Zwischensubstratgebiete (114_1:114_n) in das Substrat (102) erstrecken.
  4. FET-Vorrichtung (100) nach Anspruch 3, wobei das erste und zweite Gatekontaktgebiet (108_1:108_2) im Wesentlichen parallel zueinander angeordnet sind, wobei die mehreren Zwischensubstratkontaktgebiete (116_1:116_n) im Wesentlichen in der Mitte zwischen dem ersten und zweiten Gatekontaktgebiet (108_1:108_2) entlang einer Richtung (122) angeordnet sind, die parallel zum ersten und zweiten Gatekontaktgebiet (108_1:108_n) ist.
  5. FET-Vorrichtung (100) nach Anspruch 4, wobei das erste und zweite Sourcekontaktgebiet (112_1:112_2) parallel zum ersten und zweiten Gatekontaktgebiet (108_1:108_2) angeordnet sind.
  6. FET-Vorrichtung (100) nach einem der Ansprüche 1 bis 5, wobei das erste Sourcekontaktgebiet (112_1), das erste Gatekontaktgebiet (108_1), das Drainkontaktgebiet (106), das zweite Gatekontaktgebiet (108_2) und das zweite Sourcekontaktgebiet (112_2) einen FET mit dem Drainkontaktgebiet (106) als gemeinsames Drainkontaktgebiet bilden.
  7. FET-Vorrichtung (100) nach einem der Ansprüche 1 oder 2, wobei sich das Zwischensubstratgebiet (114) der ersten leitenden Art von der Substratoberfläche (104) durch das Drainkontaktgebiet (106) in das Substrat (102) erstreckt, so dass das Drainkontaktgebiet (106) in ein erstes Drainkontaktgebiet (106a) und ein zweites Drainkontaktgebiet (106b) getrennt ist, wobei das erste Gatekontaktgebiet (108_1) auf der Substratoberfläche der Substratoberfläche (104) entlang dem ersten Drainkontaktgebiet (106a) angeordnet ist und das zweite Gatekontaktgebiet (106b) auf der Substratoberfläche der Substratoberfläche (104) entlang dem zweiten Drainkontaktgebiet (106b) angeordnet ist.
  8. FET-Vorrichtung (100) nach einem der Ansprüche 1 bis 7, wobei das Zwischensubstratkontaktgebiet (116) so angeordnet ist, dass in einem Ausschaltzustand eines Kanals zwischen dem Drainkontaktgebiet (106) und dem ersten Sourcekontaktgebiet (112_1) und/oder zweiten Kontaktgebiet (112_2) ein Potential des Substrats (102) unterhalb einer Inversionsschicht des Drainkontaktgebiets (106) negativ oder nahe einem Potential des Sourcekontakts gehalten wird.
  9. FET-Vorrichtung (100) nach einem der Ansprüche 1 bis 8, wobei die FET-Vorrichtung (100) einen Wannenschutzring (120) der zweiten leitenden Art umfasst, der sich von der Substratoberfläche (104) in das Substrat (102) erstreckt, wobei der Wannenschutzring (120) die Anordnung des Drainkontaktgebiets (106), des ersten und zweiten Gatekontaktgebiets (108_1:108_2) und des ersten und zweiten Sourcekontaktgebiets (112_1:112_2) umgibt.
  10. FET-Vorrichtung (100) nach einem der Ansprüche 1 bis 9, wobei die FET-Vorrichtung (100) ferner aufweist: ein zweites Drainkontaktgebiet (106_2) der zweiten leitenden Art, das sich von der Substratoberfläche (104) in das Substrat (102) erstreckt; ein drittes und viertes Gatekontaktgebiet (108_3:108_4), die auf der Substratoberfläche der Substratoberfläche (104) gebildet sind, wobei das dritte und vierte Gatekontaktgebiet (108_3:108_4) auf dem Substrat (102) entlang gegenüberliegenden Seiten des zweiten Drainkontaktgebiets (106_2) so gebildet sind, dass das zweite Drainkontaktgebiet (106_2) zwischen dem dritten und vierten Gatekontaktgebiet (108_3:108_4) angeordnet ist; ein drittes Sourcekontaktgebiet (112_3) der zweiten leitenden Art, das sich von der Substratoberfläche (104) in das Substrat (102) erstreckt, wobei das dritte Sourcekontaktgebiet (112_3) auf dem Substrat (102) entlang dem vierten Gatekontaktgebiet (108_4) gebildet ist; wobei das zweite und dritte Gatekontaktgebiet (108_2:108_3) entlang gegenüberliegenden Seiten des zweiten Sourcekontaktgebiets (112_2) so angeordnet sind, dass das zweite Sourcekontaktgebiet (112_2) zwischen dem zweiten und dritten Gatekontaktgebiet (108_2:108_3) angeordnet ist; wobei sich ein zweites Zwischensubstratgebiet (114_2) der ersten leitenden Art von der Substratoberfläche (104) durch das zweite Drainkontaktgebiet (106_2) in das Substrat (102) erstreckt, wobei die FET-Vorrichtung (100) ein zweites Zwischensubstratkontaktgebiet (116_2) der ersten leitenden Art aufweist, das sich von der Substratoberfläche (104) innerhalb des zweiten Zwischensubstratgebiets (114_2) in das Substrat (102) erstreckt.
  11. FET-Vorrichtung (100) nach einem der Ansprüche 1 bis 10, wobei das erste bis vierte Gatekontaktgebiet (108_1:108_4) parallel zueinander so angeordnet sind, dass das Drainkontaktgebiet (106) zwischen dem ersten und zweiten Gatekontaktgebiet (108_1:108_2) angeordnet ist, das zweite Drainkontaktgebiet (106_2) zwischen dem dritten und vierten Gatekontaktgebiet (108_3:108_4) angeordnet ist und das zweite Sourcekontaktgebiet (1122) ein gemeinsames Sourcekontaktgebiet ist, das zwischen dem zweiten und dritten Gatekontaktgebiet (108_2:108_3) angeordnet ist.
  12. FET-Vorrichtung (100) nach einem der Ansprüche 1 bis 11, wobei die FET-Vorrichtung (100) eine nMOSFET-Vorrichtung ist, wobei die erste leitende Art eine p-Art ist und wobei die zweite leitende Art eine n-Art ist.
  13. FET-Vorrichtung (100) nach einem der Ansprüche 1 bis 11, wobei die FET-Vorrichtung eine pMOSFET-Vorrichtung ist, wobei die erste leitende Art eine n-Art ist und wobei die zweite leitende Art ein p-Art ist.
  14. Verfahren (200) zum Betreiben einer FET-Vorrichtung, wobei die FET-Vorrichtung ein Halbleitersubstrat einer ersten leitenden Art mit einer Oberfläche, ein Drainkontaktgebiet einer zweiten leitenden Art, das sich von der Substratoberfläche in das Substrat erstreckt, ein erstes und zweites Gatekontaktgebiet, die auf der Substratoberfläche der Substratoberfläche gebildet sind, wobei das erste und zweite Gategebiet auf dem Substrat entlang gegenüberliegenden Seiten des Drainkontaktgebiets so gebildet sind, dass das Drainkontaktgebiet zwischen dem ersten und zweiten Gategebiet angeordnet ist, ein erstes und zweites Sourcekontaktgebiet der zweiten leitenden Art, die sich von der Substratoberfläche in das Substrat erstrecken, wobei das erste Sourcekontaktgebiet auf dem Substrat entlang dem ersten Gategebiet gebildet ist und das zweite Sourcekontaktgebiet auf dem Substrat entlang dem zweiten Gategebiet gebildet ist, aufweist, wobei sich ein Zwischensubstratgebiet der ersten leitenden Art von der Substratoberfläche durch das Drainkontaktgebiet in das Substrat erstreckt, wobei die FET-Vorrichtung ein Zwischensubstratkontaktgebiet der ersten leitenden Art aufweist, das sich innerhalb des Zwischensubstratgebiets von der Substratoberfläche in das Substrat erstreckt, wobei das Verfahren aufweist: Anlegen (202) eines Potentials an das Zwischensubstratkontaktgebiet, so dass in einem Ausschaltzustand eines Kanals zwischen dem Drainkontaktgebiet und dem ersten Sourcekontaktgebiet und/oder zweiten Kontaktgebiet ein Lawinendurchbruch verhindert oder zumindest verringert wird.
  15. Verfahren (200) zum Betreiben der FET-Vorrichtung nach Anspruch 14, wobei das Anlegen (202) des Potentials an das Zwischensubstratkontaktgebiet das Anlegen des Potentials an das Zwischensubstratkontaktgebiet so aufweist, dass ein Potential des Substrats unterhalb einer Inversionsschicht des Drainkontaktgebiets kleiner oder gleich einem Potential des ersten und/oder zweiten Sourcekontaktgebiets gehalten wird.
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Citations (2)

* Cited by examiner, † Cited by third party
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US6858901B2 (en) * 2002-09-16 2005-02-22 Taiwan Semiconductor Manufacturing Company ESD protection circuit with high substrate-triggering efficiency
US20050056896A1 (en) * 2003-09-15 2005-03-17 Chartered Semiconductor Manufacturing Ltd. Electrostatic discharge protection device with complementary dual drain implant

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6858901B2 (en) * 2002-09-16 2005-02-22 Taiwan Semiconductor Manufacturing Company ESD protection circuit with high substrate-triggering efficiency
US20050056896A1 (en) * 2003-09-15 2005-03-17 Chartered Semiconductor Manufacturing Ltd. Electrostatic discharge protection device with complementary dual drain implant

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