DE102014103349A1

DE102014103349A1 - Digital-Zeit-Wandler und Kalibrierung eines Digital-Zeit-Wandlers

Info

Publication number: DE102014103349A1
Application number: DE201410103349
Authority: DE
Inventors: Stephan Henzler; Markus Schimper
Original assignee: Intel Mobile Communications GmbH
Current assignee: Intel Deutschland GmbH
Priority date: 2013-03-15
Filing date: 2014-03-12
Publication date: 2014-09-18
Also published as: US8994573B2; US20140266822A1

Abstract

Ein Digital-Zeit-Wandler (DTC) weist ein Gattersteuerglied auf, das eingerichtet ist, ein Gatter-Aktivierungssignal auf Basis erster und zweiter Digitalwerte so zu erzeugen, dass das Gatter-Aktivierungssignal eine erste Aktivierungsperiode und eine zweite Aktivierungsperiode für jedes Paar aus einem ersten Digitalwert und einem zweiten Digitalwert aufweist. Ein Gatter lässt bedingt ein Haupttaktsignal in Reaktion auf ein Gatter-Aktivierungssignal zu einem Gatter-Ausgang hin durch, somit stellt das Gatter an einem Gatter-Ausgang ein gatterbearbeitetes Signal bereit. Ein Frequenzteiler erzeugt auf Basis des gatterbearbeiteten Signals ein frequenzgeteiltes Signal als das Ausgabesignal des Digital-Zeit-Wandlers. Der DTC kann durch einen Zeit-Digital-Wandler kalibriert werden, der zwischen einen Eingang für das Haupttaktsignal und einen Ausgang eines Verzögerungselements des DTC geschaltet ist.

Description

ALLGEMEINER STAND DER TECHNIK
In mobilen Kommunikationsgeräten sind Digital-Zeit-Wandler (DTC) vielversprechende Baueinheiten, so zum Beispiel für Phasenmodulatoren. Ein DTC ist eine Baueinheit, die an ihrem Eingang einlaufende Signalflanken entsprechend digitalen Abstimmungsinformationen verzögert. In einem Phasenmodulator wirkt der DTC als ein variables Verzögerungselement, das die Phase eines einlaufenden quasiperiodischen Signals durch dynamische Veränderung seiner Verzögerung ändert. Ein DTC kann zum Beispiel als eine Komponente eines Phasenpfades von einem polaren Sender eines mobilen Kommunikationsgerätes verwendet werden.
KURZDARSTELLUNG
Ein Digital-Zeit-Wandler weist ein Gattersteuerglied auf, das eingerichtet ist, ein Gatter-Aktivierungssignal auf Basis erster und zweiter Digitalwerte so zu erzeugen, dass das Gatter-Aktivierungssignal eine erste Aktivierungsperiode und eine zweite Aktivierungsperiode für jedes Paar aus einem ersten Digitalwert und einem zweiten Digitalwert aufweist. Ein Gatter lässt bedingt ein Haupttaktsignal in Reaktion auf ein Gatter-Aktivierungssignal zu einem Gatter-Ausgang hin durch, somit stellt das Gatter an einem Gatter-Ausgang ein gatterbearbeitetes Signal bereit. Ein Frequenzteiler erzeugt auf Basis des gatterbearbeiteten Signals ein frequenzgeteiltes Signal als das Ausgabesignal des Digital-Zeit-Wandlers.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 zeigt ein Blockdiagramm eines Beispiels für ein mobiles Kommunikationsgerät;
2 zeigt ein schematisches Blockdiagramm eines Digital-Zeit-Wandlers, der ein Gatter und einen Frequenzteiler aufweist;
3A stellt schematisch Wellenformenbeispiele eines Haupttaktsignals, eines Gatter-Aktivierungssignals, eines gatterbearbeiteten Signals, das einen einzigen Impuls pro Gatter-Aktivierungsperiode aufweist, und eines frequenzgeteilten Signals dar;
3B stellt schematisch Wellenformenbeispiele eines Haupttaktsignals, eines Gatter-Aktivierungssignals, eines gatterbearbeiteten Signals, das einen Doppelimpuls pro Gatter-Aktivierungsperiode aufweist, und eines frequenzgeteilten Signals dar;
4A zeigt ein schematisches Blockdiagram eines weiteren Beispiels für einen Digital-Zeit-Wandler;
4B zeigt ein schematisches Blockdiagram eines Beispiels für einen Digital-Zeit-Wandler, der zwei Gatterbearbeitungselemente und einen Impulssplitter aufweist;
5 zeigt Wellenformenbeispiele für den DTC, der in 4A schematisch dargestellt ist;
6 stellt schematisch eine Kombination aus einer Grobverzögerung und einer Feinverzögerung dar;
7 stellt schematisch ein Flussdiagramm eines Verfahrensbeispiels für die Digital-Zeit-Wandlung dar;
8 zeigt ein schematisches Blockdiagramm eines weiteren Beispiels für einen Digital-Zeit-Wandler mit einer zeitlich verschachtelten Weise der Gatteraktivierungssignalerzeugung;
9 stellt schematisch einige Wellenformenbeispiele und ein Beispiel für einen Logikschaltkreis des zeitlich verschachtelten Aktivierungssignalerzeugers dar;
10 zeigt ein schematisches Flussdiagramm eines weiteren Verfahrensbeispiels für die Digital-Zeit-Wandlung;
11A zeigt ein schematisches Blockdiagramm eines DTC und eines Kalibrators zum Kalibrieren des DTC;
11B zeigt ein schematisches Blockdiagramm eines DTC, der Doppelimpulse pro Aktivierungsperiode verwendet;
12 stellt schematisch ein Zweipunkt-Messprinzip dar, das in einem Ausführungsbeispiel des Kalibrators verwendet wird;
13 zeigt schematisch ein Ausführungsbeispiel des Verstärkungsberechnungsblocks des Kalibrators; und
14 zeigt ein schematisches Flussdiagramm eines Verfahrens zum Kalibrieren eines Digital-Zeit-Wandlers.
AUSFÜHRLICHE BESCHREIBUNG
1 zeigt ein Blockdiagramm eines Beispiels für ein mobiles Kommunikationsgerät 100, das einen digitalen Basisbandprozessor 102, ein HF-Frontend 104, das an den Basisbandprozessor 102 und an einen Antennenanschluss 106 gekoppelt ist, aufweist. Der Antennenanschluss 106 ist vorgesehen, um einen Anschluss einer Antenne 108 an das mobile Kommunikationsgerät 100 zu ermöglichen. Der Basisbandprozessor 102 erzeugt Signale, die über die Antenne 108 zu senden sind, welche an das HF-Frontend 104 weitergeleitet werden, das ein Übertragungssignal erzeugt, das an den Antennenanschluss 106 zur Übertragung über die Antenne 108 ausgegeben wird. Das HF-Frontend 104 kann über den Antennenanschluss 106 auch Signale aus der Antenne 108 empfangen und stellt dem Basisbandprozessor 102 entsprechende Signale zur Verarbeitung der empfangenen Signale bereit. Die Vorrichtung und das Verfahren, die nachfolgend im Einzelnen beschrieben werden, können in dem Basisbandprozessor 102 ausgeführt werden, zum Beispiel in einem Prozessor, der auf Datensignale einwirkt, um die entsprechenden Eingabesignale zum HF-Frontend 104 zu erzeugen, und/oder in dem HF-Frontend 104, das ähnlich wie ein polarer Sender zur Erzeugung des Übertragungssignals verwendet wird, das an dem Antennenanschluss 106 auf Basis von Eingabesignalen ausgegeben wird, die vom Basisbandprozessor empfangen wurden.
Das mobile Kommunikationsgerät 100 kann ein tragbares mobiles Kommunikationsgerät sein, und es kann eingerichtet sein, eine Sprach- und/oder Datenkommunikation gemäß einem Mobilkommunikationsstandard mit anderen Kommunikationsgeräten, wie z. B. anderen mobilen Kommunikationsgeräten oder Basisstationen eines Mobilkommunikationsnetzes, auszuführen. Mobile Kommunikationsgeräte können ein Mobilteil, wie z. B. ein Mobiltelefon oder ein Smartphone, ein Tablet-PC, ein Breitbandmodem, ein Laptop, ein Notebook, ein Router, ein Umschalter, ein Repeater oder ein PC, sein. Das mobile Kommunikationsgerät 100 kann auch eine Basisstation eines Kommunikationsnetzes sein.
Das HF-Frontend 104 kann einen Sender und einen Empfänger aufweisen. Der Sender des HF-Frontends 104 kann ein polarer Sender sein, in dem eine Amplitude und eine Phase eines zu übertragenden Signals (Übertragungssignal) getrennt verarbeitet werden. Der Phasenverarbeitungspfad des polaren Senders kann einen Phasenmodulator aufweisen.
In einem Phasenmodulator kann es erwünscht sein, eine hochfrequente Ausgangsfrequenz bereitzustellen, in der die Position der ansteigenden und abfallenden Flanken gemäß einer Phasenmodulationsinformation festgelegt wird, die an einem Eingang des Phasenmodulators bereitgestellt wird. Der Phasenmodulator kann als ein Digital-Zeit-Wandler ausgeführt sein, oder der Phasenmodulator kann einen Digital-Zeit-Wandler aufweisen. Eine Eigenschaft, die üblicherweise für einen Digital-Zeit-Wandler oder Phasenmodulator erwünscht ist, ist seine strenge Monotonie. Außerdem sollte die Verzögerung-über-Abstimmung-Charakteristik des DTC stetig sein, d. h. die vom DTC verursachte Verzögerung sollte keine ungewöhnlich großen Sprünge zwischen zwei benachbarten digitalen Abstimmwerten aufweisen.
2 zeigt ein schematisches Blockdiagramm eines Beispiels für einen Digital-Zeit-Wandler 200. Der Digital-Zeit-Wandler 200 weist ein Gattersteuerglied 210 auf, das eingerichtet ist, mindestens einen Anteil eines ersten Digitalwertes d₁ und mindestens einen Anteil eines zweiten Digitalwertes d₂ zu empfangen. Die Anteile des ersten und zweiten Digitalwertes d₁, d₂ können zum Beispiel die höchstwertigen Anteile, d. h. ein oder mehrere höchstwertige Bits (MSB) der Digitalwerte d₁, d₂, sein, die einen Grobanteil der Verzögerung anzeigen, der durch den DTC 200 bereitzustellen ist. Der erste Digitalwert d₁ und der zweite Digitalwert d₂ (oder der entsprechende Anteil) werden als ein Eingabe in den DTC 200 bereitgestellt und sind dazu gedacht, in Zeitpunkte einer ansteigenden Flanke bzw. einer abfallenden Flanke eines Ausgabesignals des Digital-Zeit-Wandlers 200 umgewandelt zu werden. Das Gattersteuerglied 210 ist eingerichtet, ein Gatteraktivierungssignal 213 auf Basis von mindestens den Anteilen des ersten und zweiten Digitalwertes d₁, d₂ so zu erzeugen, dass das Gatteraktivierungssignal für jedes Paar [d₁, d₂] aus dem ersten Digitalwert und dem zweiten Digitalwert eine erste Aktivierungsperiode 211 und eine zweite Aktivierungsperiode 212 aufweist.
Der DTC 200 weist ferner ein Gatter 220 auf, das eingerichtet ist, ein Haupttakt(Haupt-clk)-Signal 202, das auf einen Gatter-Eingang 222 angewendet wird, in Reaktion auf das Gatteraktivierungssignal 213 bedingt zu einem Gatter-Ausgang 224 hin durchzulassen. Das Gatter 220 stellt somit am Gatterausgang 224 ein gatterbearbeitetes Signal 226 bereit. An den Gatterausgang 224 ist ein Eingang 242 eines Frequenzteilers 240 angeschlossen, und er ist eingerichtet, ein frequenzgeteiltes Signal 246 zu erzeugen, das an einem Frequenzteilerausgang 244 verfügbar ist. Das frequenzgeteilte Signal 246 kann als das Ausgabesignal des Digital-Zeit-Wandlers 200 verwendet werden. Alternativ kann das frequenzgeteilte Signal weiter verarbeitet werden, um das Ausgabesignal des DTC 200 zu erhalten.
Der Eingang 242 des Frequenzteilers 240 kann flanken-getriggert werden, und der Frequenzteiler 240 kann jedes Mal, wenn eine Flanke einer bestimmten Polarität (ansteigende oder abfallende Flanke) an den Eingang 242 angelegt wird, zwischen einem ersten logischen Zustand und einem zweiten logischen Zustand umschalten. Zum Beispiel reagiert der Frequenzteiler 240 nur auf ansteigende Flanken und übergeht beliebige abfallende Flanken (oder umgekehrt). Damit wird vermieden, dass Zeitsteuerungsfehlanpassungen zwischen dem Verarbeiten ansteigender Flanken und abfallender Flanken die Zeitsteuerungsgenauigkeit des frequenzgeteilten Signals 246 beeinträchtigen.
Das Gattersteuerglied 210 kann derart eingerichtet sein, dass genau ein Impuls des Haupttakts während einer jeden Aktivierungsperiode durchgelassen wird. In einer alternativen Ausführung kann das Gattersteuerglied derart eingerichtet sein, dass eine vorgegebene Zahl von Impulsen des Haupttakts während einer jeden Aktivierungsperiode durchgelassen wird. In diesem Fall kann der Frequenzteiler 240 durch einen Teilerfaktor größer als 2 dividieren. Die Mehrtaktimpulse, die jedem von dem ersten Digitalwert d1 und dem zweiten Digitalwert d2 entsprechen, können für die Kalibrierung des Digital-Zeit-Wandlers verwendet werden.
3A stellt schematisch Wellenformenbeispiele des Haupttaktsignals 202, des Gatter-Aktivierungssignals 213, des gatterbearbeiteten Signals 226 und des frequenzgeteilten Signals 246 dar. Es ist ersichtlich, dass der erste Digitalwert d₁ die erste Aktivierungsperiode 211 des Gatteraktivierungssignals 213 ergibt und dass der zweite Digitalwert d₂ die zweite Aktivierungsperiode 212 ergibt. Dementsprechend weist das gatterbearbeitete Signal 226 einen ersten Impuls für die erste Aktivierungsperiode und einen zweiten Impuls für die zweite Aktivierungsperiode auf. Der erste Impuls in dem gatterbearbeiteten Signal 226 hat zur Folge, dass der Frequenzteiler 240 seinen Ausgang 246 von einem logischen Low-Zustand in einen logischen High-Zustand verändert, was eine ansteigende Flanke ist. Der zweite Impuls in dem gatterbearbeiteten Signal 226 hat zur Folge, dass der Frequenzteiler 240 seinen Ausgang 246 von dem logischen High-Zustand zurück in den logischen Low-Zustand verändert, was eine abfallende Flanke ist. In dem Beispiel, das in den 2 und 3 dargestellt ist, ist der Frequenzteiler ein 1:2-Frequenzteiler, sodass eine Frequenz des frequenzgeteilten Signals 246 eine Hälfte der Frequenz des gatterbearbeiteten Signals 226 ist. Um anzuzeigen, welche Aktivierungsperiode jeweils ein ansteigendes oder abfallendes Ausgabesignal zur Folge haben sollte, kann von dem Gattersteuerglied 210 ein optionales Steuersignal an den Teiler 240 weitergeleitet werden.
3B stellt schematisch Wellenformenbeispiele für die oben erwähnte alternative Ausführung dar, entsprechend derer das Gattersteuerglied derart eingerichtet ist, dass eine vorgegebene Zahl von Impulsen (hier: zwei Impulse) des Haupttakts während einer jeden Aktivierungsperiode durchgelassen wird. Das Endausgabesignal 246 kann dann durch Frequenzteilen des gatterbearbeiteten Signals 226 mittels eines Teilerfaktors größer als 2 erhalten werden. In dem dargestellten Fall von 3B ist der Teilerfaktor 4.
Der Hauptsignalpfad erstreckt sich zwischen dem Eingang 222 des Gatters 220 und dem Ausgang 244 des Frequenzteilers 240. Somit ist in dem Hauptsignalpfad eine verhältnismäßig kleine Zahl von Komponenten (Schaltungsblöcken) vorgesehen. Wegen der verhältnismäßig kleinen Zahl von Komponenten im Hauptsignalpfad kann eine hohe Signalqualität aufrechterhalten werden, d. h. die Signalqualität wird nicht (oder zumindest nur in einem geringen Ausmaß) durch Komponentenabweichungen und/oder Rauschen herabgesetzt. Bei dem DTC-Beispiel, das in 2 und auch in einigen der nachfolgenden Figuren dargestellt ist, werden viele Schaltungsblöcke aus dem gegenüber Phasenrauschen und Anpassung kritischen Signalpfad herausgenommen, wenn die Struktur des DTC-Beispiels 200 in 2 verglichen wird mit anderen Ausführungen von Digital-Zeit-Wandlern (z. B. Ausführungen, die mehrere verkettete Verzögerungselemente und einen Multiplexer für die Auswahl einer Ausgabe aus einem der verketteten Verzögerungselemente aufweisen). Damit ist der Entwurf von diesen Schaltungsblöcken, die nicht mehr notwendigerweise in dem gegenüber Phasenrauschen und Anpassung kritischen Signalpfad sind, nicht durch lokale Abweichungen/Anpassung und Rauschen eingeschränkt.
4A zeigt ein schematisches Blockdiagram eines weiteren Beispiels für einen Digital-Zeit-Wandler 200. Der Betrieb des DTC 200 kann wie folgt erläutert werden: ein Hochfrequenzsignal (Haupttaktsignal 202) wird als Eingabesignal in den Phasenmodulator/Digital-Zeit-Wandler 200 verwendet. Hochfrequenz bedeutet, dass die Frequenz weit höher sein sollte als die Signalsollfrequenz. Für zellulare Anwendungen ist eine Frequenz von 16 GHz ein angemessenes Beispiel für Knoten der aktuellen Technologie. Das Hochfrequenzsignal (Haupttaktsignal) 202 kann durch einen Oszillator 207 bereitgestellt werden.
Ein programmierbarer Impulswähler 208 schluckt die meisten der Hochfrequenztaktzyklen. Der programmierbare Impulswähler 208 weist das Gattersteuerglied 210 und das Gatter 220 auf. Nur an der Stelle, wo das Ausgabesignal eine ansteigende oder abfallende Flanke aufweisen sollte, wird ein Impuls oder ein Impulssatz durch das Gatter 220 durchgelassen. Der programmierbare Impulswähler 208 schluckt die meisten der Hochfrequenztaktzyklen. Mit anderen Worten, die Position einer ansteigenden oder abfallenden Flanke des zu erzeugenden Signals wird (grob) durch einen Impuls angezeigt. Die Impulsposition wird aus den Phaseninformationsinformationen abgeleitet, die über einen Eingang des Digital-Zeit-Wandlers 200 bereitgestellt werden und die sich normalerweise in jedem Taktzyklus des phasenmodulierten Ausgabesignals ändern. Der programmierbare Impulswähler 208 wirkt somit als ein Grob-Phasenmodulator.
Natürlich ist die Impulsposition entsprechend der Periode des Hochfrequenzsignals einem Quantisierungsfehler unterworfen. Es wird nur ein einziger Flankentyp (entweder ansteigende oder abfallende Flanke) des HF-Signals 202 verwendet. Damit wird irgendein Beitrag des Rauschens und die von Teilern oder Verzögerungsketten her mögliche Phasenfehlanpassung vermieden. Der programmierbare Impulswähler 208 weist das Taktgatter 220 und das Gattersteuerglied 210 auf.
Der programmierbare Impulswähler 208 weist ein Takt-Gatterbearbeitungselement 220 und einen schnellen Logikblock 210 auf, der die Grob-Phasenmodulationsinformationen in ein Aktivierungssignal 213 für das Takt-Gatterbearbeitungselement 220 überführt. Nur das Takt-Gatterbearbeitungselement 220 ist innerhalb des Signalpfades, sodass es ein Phasenrauschen beisteuern kann. Die schnelle Logik 210 ist jedoch parallel zu den Signalpfaden angeordnet und ändert das Aktivierungssignal 213 nur, solange es keine Schaltaktivität im Takt-Gatterbearbeitungselement 220 gibt. Deshalb trägt es weder zum Rauschen noch zur Fehlanpassung bei und kann sehr effizient gemäß der Entwurfsmethodik einer schnellen Logik entworfen werden. Insbesondere muss die schnelle Logik nicht aufwändig hinsichtlich des Rauschbetriebsverhaltens (energiesparend) konstruiert werden.
Der programmierbare Impulswähler 208 wird durch einen höchstwertigen Teil des Phasenmodulations-Eingabesignals (MSB([d₁, d₂])) programmiert. Das grob quantisierte Ausgabesignal (gatterbearbeitete Signal 226) des programmierbaren Impulswählers 208 wird einer Fein-Phasenmodulationsschaltung 230 zugeführt. Diese Fein-Phasenmodulationsschaltung 230 verzögert die einlaufenden Impulse entsprechend einem niedrigstwertigen Teil der Phasenmodulationsinformationen (LSB([d₁, d₂])). Nach dem Fein-Phasenmodulationsblock 230 liegt eine Impulsfolge mit einer Impuls-Wiederholungsrate vor, die doppelt so hoch wie die Ausgabefrequenz ist. Die Impulsposition, insbesondere die ansteigende Flanke des Impulses, wird sehr genau entsprechend der Phasenmodulationseingabe moduliert.
In dem dargestellten Beispiel weist das Feinverzögerungselement 230 einen Pufferverstärker 232 und eine abstimmbare Kapazität 234 auf. Die abstimmbare Kapazität 234 wird durch einen niedrigstwertigen Anteil (LSB) des ersten und zweiten Digitalwertes d₁ und d₂ gesteuert. Der niedrigstwertige Anteil weist das eine oder die mehreren niedrigstwertigen Bits des ersten und zweiten Digitalwertes d₁, d₂ auf. Auf die gleiche Weise werden dem programmierbaren Impulswähler 208 die höchstwertigen Anteile (MSB) von d₁ und d₂ bereitgestellt. Die abstimmbare Kapazität 234 kann als ein Kapazitäts-Array ausgeführt sein.
In einem weiteren Beispiel weist das Feinverzögerungselement 230 ein abstimmbares Interpolationselement auf. In diesem Fall ist es von Vorteil, wenn das Gatterbearbeitungselement zwei Impulse des Haupttakts in Reaktion auf die Aktivierungsperiode durchlässt. Das Feinverzögerungselement, d. h. das Interpolationselement, interpoliert dann zwischen den zwei Taktimpulsen und erzeugt einen einzigen Impuls mit Flanken, die zwischen den entsprechenden Flanken der zwei gatterbearbeiteten Impulse des Haupttakts liegen.
In einem letzten Schritt wird der Frequenzteiler 240 (z. B. ein Flip-Flop in einer Durch-Zwei-Teilungskonfiguration) verwendet, um einen Impulssatz, z. B. zwei Impulse, in eine ansteigende und eine abfallende Flanke des Ausgabesignals 246 zu überführen. Der Teiler 240 kann durch die Impulse des oben beschriebenen gatterbearbeiteten Signals 226 getaktet werden, d. h. an der Position der Impulse wird jeweils eine ansteigende oder abfallende Flanke erzeugt.
Die Phasenmodulationsinformationen werden gewöhnlich mit einer konstanten Rate, oft einer niedrigeren Rate, bereitgestellt, die durch einen externen Takt gegeben ist. Innerhalb des Phasenmodulators 200 werden die Phasenmodulationsinformationen jedoch in Reaktion auf das phasenmodulierte Ausgabesignal 246, d. h. mit einer sich verändernden Rate, aktualisiert. Somit kann eine Synchronisationsschaltung 280, z. B. ein Wandler mit veränderlicher Abtastrate, an der Schnittstelle des Phasenmodulators 200, an der die Paare von Digitalwerten [d₁, d₂] empfangen werden, verwendet werden. Der Abtastratenwandler kann ein fraktioneller Abtastratenwandler sein. Er kann auch eine Interpolation (linear, kubisch, Spline usw.) der Eingabedaten umfassen.
In einigen Ausführungen kann die Technik zur Verwendung des Gatters 220 für das bedingte Durchlassen eines Impulses des Haupttaktsignals 202 in Reaktion auf das Gatteraktivierungssignal 213 die folgenden Eigenschaften aufweisen:

– Der Dynamikbereich des Feinabstimmelements kann wegen der hohen Frequenz des eingegebenen Signals verhältnismäßig klein sein, d. h. das Feinabstimmelement 230 interpoliert zwischen einem Hochfrequenzzyklus. Dieser Umstand kann genutzt werden, indem eine flächen- und/oder leistungseffiziente Ausführung verwendet wird, die möglicherweise eine geringe Fehlanpassung aufweist.
– Es gibt keine Unstetigkeit, d. h. es werden keine Verzögerungselemente eingefügt oder aus dem Signalpfad entfernt, und es werden keine Phasen geschaltet.
– Konstruktionsbedingt kann der programmierbare Impulswähler 208 keinerlei Nichtlinearitäts- oder Variationseffekte verursachen.
– Nur die ansteigende Flanke (alternativ: nur die abfallende Flanke) des Impulses trägt die relevanten Impulspositionsinformation, d. h. es ist nicht erforderlich, eine gut angepasste Verzögerung für den ansteigenden und abfallenden Übergang zu haben. Das vereinfacht das Kapazitäts-Array 234 beträchtlich.
– Die meisten Schaltungen, wie z. B. die schnelle Logik/das Gattersteuerglied 210, sind außerhalb des gegenüber Rauschen kritischen Signalpfades.
– Grob-/Fein-Architektur ohne die Verwendung mehrerer Phasen.
– Zeitbereichs-Multiplexer anstelle eines Multiplexers von mehreren Phasen.
– Es werden nur ansteigende Flanken verarbeitet (keine Anstiegs-/Abfall-Fehlanpassung).
– Kleiner Dynamikbereich der Feinstufe (kein Schalten von Elementen, somit keine Fehlanpassungsprobleme für die Monotonie).
– Von sich aus monoton.
– Minimale Anzahl von Schaltungsblöcken und Gattern im Signalpfad, Auswahllogik vollständig außerhalb des Signalpfades → keine Auswirkung dieser Elemente auf das Rauschen und die Variabilität.
– Verstärkung der Grobstufe ist vollständig bekannt.

Im dem Fall, dass ein differentielles Ausgabesignal erforderlich ist, kann ein vollkommen symmetrischer Flip-Flop, wie z. B. ein Flip-Flop auf Basis eines Leseverstärkers, als der Teiler 240 verwendet werden. Dennoch kann der volle DTC-Signalpfad noch eintaktig sein, und differentielle Signale werden nur im Teiler 240 erzeugt, was üblicherweise eine verringerte Leistung, verringerte Fläche und verbesserte Anpassung zur Folge hat.
4B zeigt ein schematisches Blockdiagram eines Digital-Zeit-Wandlers 200, der zwei Gatterbearbeitungselemente 220a, 220b aufweist. Alternativ kann der Digital-Zeit-Wandler 200 ein einziges Gatter 220 des DTC-Beispiels 200 in 4A und einen zusätzlichen Impulssplitter nachgeschaltet zum Gatter 220 aufweisen. Außerdem weist der DTC 200 einen Interpolator 330 auf, der ein erstes Feinverzögerungselement und ein zweites Feinverzögerungselement aufweist. Das erste Feinverzögerungselement weist einen Pufferverstärker 232a auf und ist eingerichtet, die Impulse des gatterbearbeiteten Signals 226a zu verarbeiten, das vom ersten Gatterbearbeitungselement 220a ausgegeben wird. Das zweite Feinverzögerungselement weist einen Pufferverstärker 232b auf und ist eingerichtet, das gatterbearbeitete Signal 226b zu verarbeiten, das vom zweiten Gatterbearbeitungselement 220b ausgegeben wird. In einer alternativen Ausführung, die ein einziges Gatter 220 und einen nachgeschalteten Impulssplitter aufweist, kann das erste Feinverzögerungselement an einen ersten Ausgang des Impulssplitters angeschlossen sein, und das zweite Feinverzögerungselement kann an einen zweiten Ausgang des Impulssplitters angeschlossen sein. Der Interpolator 330 kann eingerichtet sein, zwischen den zwei Taktimpulsen zu interpolieren und einen einzigen Impuls mit Flanken zu erzeugen, die zwischen den entsprechenden Flanken der zwei gatterbearbeiteten Impulse des Haupttakts liegen. Der niedrigstwertige Teil der Phasenmodulationsinformationen (LSB([d₁, d₂])) kann durch eine Schaltung 331 für das erste Feinverzögerungselement und das zweite Feinverzögerungselement individuell und separat angepasst werden.
5 zeigt Wellenformenbeispiele für den DTC 200, der in 4A schematisch dargestellt ist. Zusätzlich zu den in 3A dargestellten Wellenformen zeigt 5 auch das feinverzögerte Signal 236. Jeder Impuls in dem feinverzögerten Signal 236 wird bezüglich eines entsprechenden Impulses im gatterbearbeiteten Signal 226 durch eine Feinverzögerungswert verzögert. Die Feinverzögerungswerte zu den einzelnen Impulsen sind eine Funktion der niedrigstwertigen Anteile des ersten und zweiten Digitalwertes d₁, d₂.
Ein als Beispiel dienender Digital-Zeit-Wandler 200 kann vier Hauptbausteine aufweisen, die kaskadenartig angeordnet sind: (1) einen Hochfrequenzoszillator (HF-Takt) 207 mit einer Frequenz, die das N-fache der durchschnittlichen Ausgabefrequenz ist; (2) einen Grob-Phasenmodulationsblock, der einen programmierbaren Impulswähler 208 aufweist; (3) einen Fein-Phasenmodulationsblock 230; und (4) eine Frequenzverminderungsschaltung 240 (z. B. Flip-Flop als Teiler), die zwei folgende ansteigende (alternativ: abfallende) Flanken von Hochfrequenzimpulse in eine ansteigende und eine abfallende Flanke eines Ausgabesignals überführt.
Eine Phasenmodulationseingabe, welche die momentane Phase des Ausgabesignals beschreibt, wird in einen höchstwertigen Teil MSB(d₁) und einen niedrigstwertigen Teil LSB(d₁) gesplittet.
Der höchstwertige Teil wird dem programmierbaren Impulswähler 208 zugeführt, und der niedrigstwertige Teil wird dem Fein-Phasenmodulationsblock 230 zugeführt. Eine Synchronisationsschaltung 280 ist vorteilhaft für die Festabtastratenumwandlung, Variabelabtastratenumwandlung, fraktionelle Abtastratenumwandlung, Interpolation oder eine Kombination der genannten Synchronisationsverfahren.
Vorzugsweise ist die Aktualisierungsrate des programmierbaren Impulswählers und des Fein-Phasenmodulationsblocks größer als die oder gleich der gewünschte(n) Ausgabefrequenz.
Der programmierbare Impulswähler 208 weist ein Takt-Gatterbearbeitungselement 220 und eine schnelle Logik 210 auf, welche die Grob-Phasenmodulationsinformationen MSB(d₁) in ein Aktivierungssignal 213 für das Taktgatter 220 überführt. Dieses Aktivierungssignal 213 verändert sich nur während der Low-Phase des hochfrequenten Taktsignals 202 (allgemeiner: nur während der Zwischenimpulslücken des hochfrequenten Taktsignals). Damit ist es vor der nächsten ansteigenden Flanke des hochfrequenten Taktsignals 202 gültig, was die Erzeugung des Impuls-Gatterbearbeitungssignals unkritisch mit Bezug auf das Phasenrauschen macht.
Es werden nur Flanken der gleichen Polarität (ansteigend oder abfallend) verarbeitet, d. h. nur Flanken der gleichen Polarität sind betriebskritisch. Auf diese Weise werden keine getrennten Schaltungen für ansteigende und abfallende Signalkanten benötigt, was den DTC robuster gegenüber Abweichungen seiner Komponenten macht.
6 stellt schematisch dar, wie die Grobverzögerung, die durch den programmierbare Impulswähler 208 bereitgestellt wird, und die Feinverzögerung, die durch den Fein-Phasenmodulationsblock 230 bereitgestellt wird, kombiniert werden, um die gesamte Verzögerung/Phasenmodulation des DTC 200 auszubilden. Die Feinverzögerung interpoliert zwischen zwei benachbarten Grobverzögerungsstufen. Die Grobverzögerungsstufen sind aneinander mit einer hohen Genauigkeit angepasst, weil die Grobverzögerungsstufen Folgeimpulsen des hochpräzisen Haupttaktsignals 202 entsprechen. Es ist anzumerken, dass alle Impulse des Haupttaktsignals 202 unter Verwendung desselben Oszillators erzeugt werden, sodass eine beliebige Abweichung des Oszillators 207 alle Grobverzögerungsstufen auf die gleiche Weise beeinflusst.
7 stellt schematisch ein Flussdiagramm eines Verfahrensbeispiels für die Digital-Zeit-Wandlung dar. Das Verfahren umfasst einen Schritt 702 zum Empfang von mindestens einem Anteil eines ersten Digitalwertes und mindestens einem Anteil eines zweiten Digitalwertes. Der erste Digitalwert und der zweite Digitalwert werden in Zeitpunkte einer ansteigenden Flanke bzw. einer abfallenden Flanke eines Ausgabesignals des Verfahrens für die Digital-Zeit-Wandlung umgewandelt. Während eines Schritts 704 wird ein Gatteraktivierungssignal auf Basis von mindestens den Anteilen des ersten und zweiten Digitalwertes so erzeugt, dass das Gatteraktivierungssignal eine erste Aktivierungsperiode und eine zweite Aktivierungsperiode für jedes Paar aus dem ersten Digitalwert und dem zweiten Digitalwert aufweist. Das Verfahren umfasst ferner einen Schritt 706 zum Erzeugen eines Haupttaktsignals und einen Schritt 708 zum bedingten Durchlassen des Haupttaktsignals zu einem Gatterausgang hin in Reaktion auf das Gatteraktivierungssignal, sodass das Gatter ein gatterbearbeitetes Signal liefert. Das gatterbearbeitete Signal wird im Schritt 709 frequenzgeteilt, um ein frequenzgeteiltes Signal als das Ausgabesignal des Verfahrens zur Digital-Zeit-Wandlung zu erhalten.
8 zeigt ein schematisches Blockdiagramm eines weiteren Beispiels für einen Digital-Zeit-Wandler 800, in dem das Gatteraktivierungssignal in einer zeitlich verschachtelten Weise erzeugt wird. Der DTC 800 weist ein Gatter 220 auf, das eingerichtet ist, ein Haupttaktsignal 202, das an einem Gattereingang anliegt, in Reaktion auf ein Gatteraktivierungssignal 213 bedingt zu einem Gatterausgang hin durchzulassen, sodass das Gatter ein gatterbearbeitetes Signal 226 als ein Ausgabesignal oder ein Zwischensignal des Digital-Zeit-Wandlers 800 bereitstellt. Der DTC 800 weist auch ein Gattersteuerglied 810 auf, das eingerichtet ist, das Gatteraktivierungssignal 213 zu erzeugen. Das Gattersteuerglied 810 weist mehrere zeitlich verschränkte Flip-Flops 814, 815, 816, 817 auf. Jeder Flip-Flop 814 bis 817 ist eingerichtet, eines von mehreren zeitlich verschränkten Taktsignalen P0, P90, P180 und P270 zu empfangen. Jeder Flip-Flop 814 bis 817 ist auch eingerichtet, eines von mehreren Zeitschlitzsignalen TS0, TS90, TS180, TS270 zu empfangen, die mindestens einen Grobanteil eines Digitalwertes darstellen, der digital-zeitlich-gewandelt werden soll. Jeder Flip-Flop 814 bis 817 ist ferner eingerichtet, eine Flip-Flop-Ausgabe in Abhängigkeit von einem aktuellen Wert des entsprechenden Zeitschlitzsignals TS0, TS90, TS180, TS270 einzustellen, wenn eine Flanke in dem entsprechenden zeitlich verschränkten Taktsignal P0, P90, P180, P270 auftritt. Zum Beispiel ist der Flip-Flop 814 eingerichtet und angeschlossen, um das zeitlich verschränkte Taktsignal P0 und das Zeitschlitzsignal TS0 zu empfangen. An jeder ansteigenden Flanke des zeitlich verschränkten Taktsignals P0 aktualisiert der Flip-Flop 814 seine Flip-Flop-Ausgabe so, dass die Flip-Flop-Ausgabe den aktuellen Zustand des Flip-Flop-Eingangs annimmt. Die anderen Flip-Flops 815 bis 817 verhalten sich entsprechend.
Das Gattersteuerglied 810 weist ferner einen Signalkombinator 818 auf, der eingerichtet ist, die Flip-Flop-Ausgaben der mehreren Flip-Flops 814 bis 817 zu kombinieren, um das Gatteraktivierungssignal 213 bereitzustellen. Zum Beispiel kann der Signalkombinator 818 ein logisches ODER-Gatter aufweisen. Die mehreren Flip-Flops 814 bis 817 und der Signalkombinator 818 bilden einen zeitlich verschachtelten Aktivierungssignalerzeuger 813.
Die zeitlich verschränkten Taktsignale werden auf Basis des Haupttaktsignals 202 durch einen zeitlich verschränkten Taktteiler 812 erzeugt. Zum Beispiel kann der zeitlich verschränkte Taktteiler 812 ein IQ-Teiler mit einem Frequenzteilungsfaktor 4 sein. Die Phasenanpassungsanforderungen an den zeitlich verschränkten Taktteiler 812 müssen nicht sehr streng sein, da innerhalb des Gattersteuerglieds 810 eine verhältnismäßig grobe Genauigkeit ausreichend ist. Der Grund ist, dass es ausreicht, dem Gatter 220 das Gatteraktivierungssignal 213 mit einem ausreichenden Vorlauf zum Eintreffen der gewünschten ansteigenden Flanke im Haupttaktsignal 202, aber ohne eine genaue Zeitvorgabe bereitzustellen, da das Gatter 220 das Haupttaktsignal 202 ohnehin zu Zeitsteuerungszwecken verwendet. Die zeitlich verschränkten Taktsignale P0, P90, P180, P270 können gleichmäßig gegeneinander um 90 Grad phasenverschoben werden (allgemeiner: um 360/n Grad, wobei n die Zahl der zeitlich verschränkten Taktsignale ist). Zum Beispiel ist das zeitlich verschränkte Taktsignal P0 um 0 Grad phasenverschoben, das zeitlich verschränkte Taktsignal P90 ist um 90 Grad phasenverschoben, das zeitlich verschränkte Taktsignal P180 ist um 180 Grad phasenverschoben und das zeitlich verschränkte Taktsignal P270 um 270 Grad phasenverschoben. Mit anderen Worten, jeder Logikschaltkreis (z. B. das UND-Gatter) 824 bis 827 von mehreren Logikschaltkreisen ist eingerichtet, eine der Flip-Flop-Ausgaben FF0 bis FF270, die durch einen der Flip-Flops erzeugt wird, mit mindestens einem zweiten zeitlich verschränkten Taktsignal P180, P270, P0, P90 zu kombinieren, wobei der betrachtete Flip-Flop durch ein entsprechendes zeitlich verschränktes Taktsignal P0 bis P270 gesteuert wird und ein weiterer Flip-Flop 815, 816, 817, 814 durch das mindestens eine zweite zeitlich verschränkte Taktsignal P180, P270, P0, P90 gesteuert wird. Ein weiterer Logikschaltkreis, wie z. B. ein ODER-Gatter 828, ist eingerichtet, mehrere Logikschaltkreisausgaben der Logikschaltkreise 824 bis 827 zu kombinieren, um das Gatteraktivierungssignal 213 bereitzustellen.
Der Decodierer 811 kann eingerichtet sein, die Zeitschlitzsignale als sich gegenseitig ausschließende Signale zu erzeugen. Insbesondere verarbeitet der Decodierer den Digitalwert d₁ (oder den höchstwertigen Teil davon), um zu bestimmen, in welchem Zeitschlitz die entsprechende ansteigende oder abfallende Flanke im Ausgabesignal auftritt. In Abhängigkeit von den bestimmten Zeitschlitzinformationen setzt der Decodierer 811 das entsprechende Zeitschlitzsignal TS0, TS90, TS180 oder TS270 in den logischen High-Zustand. Der entsprechende Flip-Flop (z. B. der Flip-Flop 814) übermittelt den logischen High-Zustand an seinen Ausgang, sobald eine nächste ansteigende Flanke in dem entsprechenden zeitlich verschränkten Signal P0 auftritt.
Die zeitlich verschachtelte Ausführung der Gatteraktivierungssignalerzeugung schwächt die Schnelligkeitsanforderungen an die verwendeten Logikschaltkreise in dem dargestellten Beispiel um einen Faktor 4 ab. Selbst für verhältnismäßig hochfrequente Ausgabesignale ist somit eine Realisierung machbar, möglicherweise selbst bei Verwendung von üblichen Metalloxid-Halbleiter(CMOS)-Schaltkreisen. Die Parallelisierung mit der zeitlichen Verschachtelung erlaubt die Verwendung von üblichen CMOS-Flip-Flops. In dem Beispiel wird ein Takt von 16 GHz verwendet, was bedeutet, dass die Flip-Flops nur bei 4 GHz betrieben werden. Der Decodierer 811 synchronisiert die Modulationsdaten und erhöht schrittweise die Frequenz. Der IQ-Teiler 812 stellt den Takt für die vier schnellen Flip-Flops 814 bis 817 bereit. Wie oben erläutert wurde, ist die Genauigkeit der vier Phasen nicht übermäßig kritisch.
9 stellt schematisch einige Wellenformenbeispiele und ein Beispiel für einen Logikschaltkreis des zeitlich verschachtelten Aktivierungssignalerzeugers 813 dar. Die Wellenformen zeigen das Haupttaktsignal 202 und die vier zeitlich verschachtelten Taktsignale P0, P90, P180, P270 bei einem Viertel der Frequenz des Haupttaktsignals 202. Die zeitlich verschachtelten Taktsignale werden hier aus den abfallenden Flanken des Haupttakts abgeleitet. In dem unteren Teil von 9 ist ersichtlich, dass der Signalkombinator 818 vier logische UND-Gatter 824, 825, 826, 827 und ein logisches ODER-Gatter 828 aufweisen kann. Jedes der vier logischen UND-Gatter 824 bis 827 ist mit einem Ausgang von einem der Flip-Flops 814 bis 817 und auch mit zwei der zeitlich verschränkten Tatgebersignale verbunden, die zu zwei anderen Flip-Flops gehören. Zum Beispiel ist das logische UND-Gatter 824 mit dem Ausgang des Flip-Flops 814 und mit den zeitlich verschränkten Tatgebersignalen P270 (zum Flip-Flop 817 gehörend) und P180 (zum Flip-Flop 816 gehörend) verbunden. Die logischen UND-Gatter 824 bis 827 verhindern, dass das Gatteraktivierungssignal 213 zu lange in dem logischen High-Zustand ist (mehr als eine Periode des Haupttaktsignals 202), was zur Folge hätte, dass das Gatter 220 einige aufeinander folgende Impulse des Haupttaktsignals 202 während einer jeden Aktivierungsperiode des Gatteraktivierungssignals 213 durchlässt. Es wird angemerkt, dass die ansteigenden Flanken in den zeitlich verschränkten Taktsignalen P0, P90, P180, P270 durch abfallende Flanken des Haupttaktsignals 202 getriggert werden, d. h. der zeitlich verschränkte Taktteiler 812 spricht auf die abfallenden Flanken des Haupttaktsignals 202 an. Die logischen Gleichungen für die Impulse A, B, C und D des Haupttaktsignals 202 sind:

A = FF0 UND P270 UND P180

B = FF90 UND P0 UND P270

C = FF180 UND P90 UND P0

D = FF270 UND P180 UND P90.
10 zeigt ein schematisches Flussdiagramm eines weiteren Verfahrensbeispiels für die Digital-Zeit-Wandlung. Ein Haupttaktsignal kann zum Beispiel durch einen (in 10 nicht dargestellten) Oszillator erzeugt werden. Das Verfahren umfasst die Erzeugung eines Gatteraktivierungssignals in einem Schritt 1010, der die folgenden Teilschritte umfasst:
in einem Teilschritt 1012 stellt das Verfahren mehrere zeitlich verschränkte Taktsignale P0 bis P270 für mehrere zeitlich verschränkte Flip-Flops bereit: Jeder Flip-Flop 824 bis 827 empfängt ein anderes von den mehreren zeitlich verschränkten Taktsignalen P0 bis P270.
in einem Teilschritt 1014 stellt das Verfahren mehrere Zeitschlitzsignale TS0 bis TS270 für die mehreren Flip-Flops bereit: Die mehreren Zeitschlitzsignale TS0 bis TS270 stellen mindestens einen groben Anteil eines Digitalwertes d₁ dar, der digital-zeitlich zu wandeln ist. Jeder Flip-Flop empfängt ein anderes von den mehreren Zeitschlitzsignalen, sodass bewirkt wird, dass jeder von den mehreren Flip-Flops eine Flip-Flop-Ausgabe FF0 bis FF270 in Abhängigkeit von einem aktuellen Wert des entsprechenden Zeitschlitzsignals TS0 bis TS270 erzeugt, wenn eine Flanke in dem entsprechenden zeitlich verschränkte Taktsignal P0 bis P270 auftritt; und
in einem Teilschritt 1016 kombiniert das Verfahren die Flip-Flop-Ausgaben der mehreren Flip-Flops, um ein Gatteraktivierungssignal bereitzustellen.
Das Verfahren umfasst ferner einen Schritt 1020 zum bedingten Durchlassen, z. B. unter Verwendung eines Gatters, des Haupttaktsignals 202 zu einem Gatterausgang hin in Reaktion auf ein Gatteraktivierungssignal 213, sodass ein gatterbearbeitetes Signal 226 als in Ausgabesignal oder ein Zwischensignal des Digital-Zeit-Wandlers bereitgestellt wird.
11A zeigt ein schematisches Blockdiagramm eines DTC 200 und eines Kalibrators 1100 zum Kalibrieren des DTC 200, insbesondere zum Kalibrieren der Fein-Phasenmodulationsschaltung 230 des DTC 200.
Der DTC 200 könnte in einer zugeordneten Kalibrierungsphase kalibriert werden, wobei jedes mögliche Eingabewort angewendet wird, die DTC-Ausgabe auf seinen Eingang rückgekoppelt wird und die sich ergebende Frequenz gemessen wird. Auf Basis dieser Messung könnte (offline) eine Kalibrierungstabelle berechnet werden. Leider erfordert eine derartige zugeordnete Kalibrierungsphase jedoch einen beträchtlichen Aufwand zum Abstimmen aller möglichen DTC-Einstellungen. Da ferner die Kalibrierung nicht im Hintergrund abläuft, ist eine kontinuierliche Verfolgung der Fein-DTC-Verstärkung nicht möglich. Die Rückkopplung bringt auch geringfügig andere Betriebsbedingungen als während der normalen Betriebsart des DTC mit sich.
Deshalb kann der Kalibrator 1100, der in 11A schematisch dargestellt ist, in einigen Fällen so ausgelegt werden, dass er während des Betriebs des DTC 200 verwendet wird. Der Kalibrator 1100 weist einen Zeit-Digital-Wandler (TDC) 1160 auf, der an den DTC 200 gekoppelt ist. Die Auflösung bei Einmalverwendung dieses TDC 1160 kann geringer als die DTC-Auflösung sein. Der HF-Takt 202 leitet die TDC-Messung ein, und die Ausgabe des Feinverzögerungselements 230 beendet die Messung. Somit misst der TDC 1160 die Feinverzögerung plus einen Offset des Taktgatters 220 und den TDC-Offset selbst. In einer möglichen Ausführung erfasst ein einziger TDC 1160 zwei ansteigende Flanken des HF-Takts 202. Da der HF-Takt sehr hoch ist, z. B. 16 GHz, ist das keine große Sache, d. h. der TDC 1160 kann einen verhältnismäßig kleinen Messbereich aufweisen. Falls der TDC 1160 eine Verzögerungsleitung verwendet, ist eine verhältnismäßig kurze Länge dieser Verzögerungsleitung wegen der kurzen maximalen Messperiode, die gleich einer Periode des HF-Takts 202 ist, ausreichend.
Das TDC-Messergebnis wird einem Verstärkungsberechnungsblock 1170 zugeführt, wo sowohl die TDC-Verstärkung als auch die DTC-Verstärkung berechnet werden. Das Ergebnis des Verstärkungsberechnungsblocks ist die gewünschte Verstärkung der Feinverzögerungsstufe 230. Der Kalibrierungsansatz ist vollauf für die Hintergrundkalibrierung geeignet, sodass Veränderungen der Betriebsbedingungen online verfolgt werden können. Um den zusätzlichen Leistungsverbrauch unter Kontrolle zu halten, kann die Messrate des TDC begrenzt werden, z. B. wird nicht jedes Ereignis, sondern nur 1 von N Ereignissen gemessen. In dem Konzept für die DTC-Kalibrierung wird vorgeschlagen, dass der DTC 200 mit Grob- und Feinverzögerungsabstimmung einen TDC 1160 aufweist (oder an ihn gekoppelt ist), der in der Nähe des Feinverzögerungselements 230 des DTC 200 angeschlossen ist. Der TDC 1160 misst kontinuierlich die Feinverzögerung und berechnet iterativ die Fein-DTC-Verstärkung, d. h. nicht aus einer einzigen Messung sondern durch Mitteln vieler Messergebnisse, die im Hintergrund erfasst wurden.
Mit anderen Worten, der Kalibrator 1100 weist den Zeit-Digital-Wandler (TDC) 1160 und den Verstärkungskalkulator 1170 auf. Ein erster Eingang des Zeit-Digital-Wandlers 1160 ist an eine Referenztakteingang (oder alternativ an den gatterbearbeiteten Referenztakt) des DTC 200 angeschlossen. Ein weiterer Eingang des TDC 1160 ist mit einem Ausgang eines Verzögerungselements oder Verzögerungspfades des DTC 200 verbunden. In dem dargestellten Beispiel von 11A weist das Verzögerungselement die Fein-Phasenmodulationsschaltung 230 auf. Der Zeit-Digital-Wandler 1160 ist eingerichtet, einen Zeitdauerwert für ein Zeitintervall zwischen einer Flanke eines Referenztaktsignals und einem sich ergebenden Ausgabeereignis am Ausgang des Verzögerungselements zu bestimmen.
Der Verstärkungskalkulator 1170 ist eingerichtet, eine Verstärkung des Digital-Zeit-Wandlers 200 auf Basis des Zeitdauerwertes und eines aktuellen Abstimmwertes (Modulation m) zu bestimmen, der auf den Digital-Zeit-Wandler 200 angewendet wird, um den Digital-Zeit-Wandler 200 zu steuern. Der Abstimmwert m passt die Fein-Phasenmodulationsschaltung 230 an.
11B zeigt ein schematisches Blockdiagramm eines DTC 200 und eines Kalibrators 1100 gemäß einem weiteren Ausführungsbeispiel. Im Unterschied zur 11A ist der TDC 1160 des Kalibrators 1100 mit dem Ausgang des Gatters 220 statt mit seinem Eingang verbunden. Auf diese Weise empfängt der TDC 1160 nur die Impulse des Referenztaktsignals 202, die das Gatter 220 durchlaufen haben. Wie in dem Ausführungsbeispiel von 11A ist der andere Eingang des TDC 1160 mit dem Ausgang des Feinverzögerungselements 230 verbunden. Die Ausführung des Kalibrators 1100 gemäß 11B ist eingerichtet, Doppelimpulse, die durch das Gatter 220 ausgegeben werden, zu analysieren, wie oben in Verbindung mit den 3B und 4B beschrieben wurde.
12 veranschaulicht im oberen Teil schematisch die Wellenformen des HF-Takts 202 und des Feinimpulses, d. h. der Ausgabe der Fein-Phasenmodulationsschaltung 230. Die ansteigende Flanke des Feinimpulses ist bezüglich der ansteigenden Flanke des HF-Takts um das Zeitintervall Δt verzögert. Der untere Teil von 12 veranschaulicht schematisch eine Feinabstimmcharakteristik der Fein-Phasenmodulationsschaltung 230. Es wird angenommen, dass die Feinabstimmcharakteristik linear mit einem Steigungsmaß k_DTC und einem Offset t DTC / offset ist. Eine Option zur Bestimmung der Parameter k_DTC und t DTC / offset ist die Ausführung einer Zweipunktmessung an zwei verschiedenen Betriebspunkten A und B des DTC. Am Betriebspunkt A wird ein Modulationswert m_A auf die Fein-Phasenmodulationsschaltung 230 angewendet, was zu einer Feinverzögerung von Δt_A führt. Am Betriebspunkt B wird ein Modulationswert m_B auf die Fein-Phasenmodulationsschaltung 230 angewendet, was zu einer Feinverzögerung von Δt_B führt. Der TDC 1160 gibt einen Zeitdauerwert s mit s = (Δt + t TDC / offset)k_TDC + e aus, wobei e ein Quantisierungsfehler des TDC 1160 ist. Die Zweipunktformeln für die DTC-Feinabstimmcharakteristik sind:
t DTC / offset = Δt_A – m_Ak_DTC
Die wahren Längen der Zeitintervalle Δt_A und Δt_B sind nicht direkt messbar, sondern können als Funktionen der Zeitdauerwerte s_A und s_B ausgedrückt werden, die vom TDC 1160 ausgegeben werden. Deshalb kann die DTC-Verstärkung k_DTC durch Auswerten von
erhalten werden. Idealerweise würden die Quantisierungsfehler e_A und e_B vernachlässigbar sein, was angenommen werden kann, wenn die Auflösung des TDC 1160 hinreichend hoch ist, sodass
ist. Der Offset t DTC / offset des DTC 200 kann nun bestimmt werden durch
Es ist anzumerken, dass die Verstärkung k_TDC und der Offset t TDC / offset des TDC 1160 bekannt sind, wenn der Ansatz unter Verwendung einer Zweipunktauswertung benutzt wird. Der Zweipunktansatz kann durch Ausführen verschiedener Messungen an verschiedenen Betriebspunkten und mindestens einer Auswertung der mittleren quadratischen Abweichungen oder einer linearen Regression erweitert werden.
Mit Bezugnahme auf 13 wird nun ein Konzept beschrieben, bei dem TDC eine A-priori-Kenntnis der Verstärkung k_TDC und des Offset t TDC / offset des TDC 1160 nicht erforderlich ist. Das zugrundeliegende Konzept ist, dass eine Hintergrundkalibrierung durch statistisches Auswerten einer verhältnismäßig großen Zahl von Messungen des DTC 200 unter verschiedenen Betriebsbedingungen ausgeführt werden kann, wobei die Messungen durch den TDC 1160 ausgeführt werden. Durch Ausnutzen des Umstandes, dass die Verstärkung k_TDC und der Offset t TDC / offset des TDC 1160 normalerweise über ein bestimmtes Zeitintervall hinweg ausreichend konstant sind, ist es möglich, Berechnungen auszuführen, in denen sich diese Parameter gegenseitig aufheben oder zumindest ihr Einfluss auf die Bestimmung des endgültigen Kalibrierungsergebnisses hinreichend verringert ist. Zum Beispiel können Verfahren der statistischen Bearbeitung, wie z. B. Tiefpassfiltern, Mittelwertbildung und Auswertungen von statistischen Momenten zweiter oder höherer Ordnung, verwendet werden. Zum Beispiel kann mindestens eine von der Verstärkung des abstimmbaren Verzögerungselements 230 und einer Verstärkung des Zeit-Digital-Wandlers 1160 auf Basis einer statistischen Auswertung von einer oder mehreren Zeitdauermessungen berechnet werden.
13 zeigt schematisch ein Ausführungsbeispiel des Verstärkungsberechnungsblocks 1170, das von einer statistischen Analyse Gebrauch macht. Die Kästchen stellen lineare Modelle des TDC 1160 bzw. der Fein-DTC-Stufe 230 dar. Es sind zwei TDC-Blöcke 1161, 1162 dargestellt, da zwei Flanken des einlaufenden Taktsignals verwendet werden. Das dient jedoch nur zu Erläuterungszwecken. Die tatsächliche Ausführung kann nur eine einzige TDC aufweisen, die in der Lage ist, die Längen aufeinander folgender Zeitintervalle zu bestimmen. In 13 misst der obere TDC 1161 den Zeitdauerwert s₁ des Zeitintervalls zwischen der ersten ansteigenden Flanke des HF-Takts 202 und der anschließenden ansteigenden Flanke des Feinimpulses, der durch die Fein-Phasenmodulationsschaltung 230 ausgegeben wird. Der untere TDC 1162 misst den Zeitdauerwert s₂ des Zeitintervalls zwischen dem Feinimpuls und anschließenden ansteigenden Flanke des HF-Takts 202, wie durch den Addierer 1159 angezeigt ist, wo die Periode T des HF-Takts 202 zu der Zeit t der ersten ansteigenden Flanke im HF-Takt 202 addiert wird.
Die TDC-Verstärkung k_TDC kann durch Subtrahieren der Messergebnisse (Zeitdauerwerte s₁ und s₂) für die Messung der zwei Taktflanken gefolgt von einer Mittelung/Tiefpassfilterung bestimmt werden. Das ist in 13 schematisch durch den Subtrahierer 1172 und das Tiefpassfilter 1176 dargestellt.
Die DTC-Verstärkung k_DTC wird durch Korrelieren der Feinmodulationsinformationen m mit den TDC-Messergebnissen bestimmt. Das ist in 13 schematisch durch den Multiplizierer 1174 und das Tiefpassfilter 1175 dargestellt.
Für den TDC 1160 kann ein beliebiger standardmäßiger TDC, z. B. ein auf einer Verzögerungsleitung basierender TDC, verwendet werden. Da die Verstärkungsberechnung durch Tiefpassfiltern ausgeführt wird, kann eine verhältnismäßig grobe Quantisierung verwendet werden.
Die folgende Berechnung zeigt, wie die DTC-Verstärkung k_DTC unter Verwendung der Struktur von 13 berechnet werden kann: t_stop = t + t DTC / offset + k_DTC·m s₁ = (t_stop – t + t TDC / offset)k_TDC + e₁ s₂ = (t_stop – T – t + t TDC / offset)k_TDC + e₂ s₃ = s₂ – s₁ = –T·k_TDC + e₂ – e₁ s₄ = –T·k_TDC ⇒ k_TDC = – 1 / Ts₄TDC-Verstärkung s₅ = m·s₁ = m[k_TDC(t + t DTC / offset + k_DTC·m – t + t TDC / offset + e₁]
Der Parameter T ist die bekannte HF-Taktperiode, und m ist die Feinverzögerungsmodulation. Es wird angenommen, dass der Erwartungswert von m null ist, d. h. <m> = 0. Die Streuung <m²> kann auf Basis vorheriger Messungen von m abgeschätzt werden.
14 zeigt ein schematisches Flussdiagramm eines Verfahrens zum Kalibrieren eines Digital-Zeit-Wandlers und insbesondere zum Kalibrieren der Feinphasenmodulationsschaltung 230 des DTC 200. In einem Schritt 1402 wird eine Zeit-Digital-Wandlung eines Zeitintervalls zwischen einer Flanke eines Referenztaktsignals 202 und einem sich ergebenden Ausgabeereignis (z. B. einer nachfolgenden ansteigenden Flanke des feinverzögerten Signals) ausgeführt, um einen Zeitdauerwert s₁ des Zeitintervalls Δt zu bestimmen. Das Verfahren umfasst ferner einen Schritt 1404 zum Bestimmen einer Verstärkung k_DTC des Digital-Zeit-Wandlers (oder einer Verstärkung des Verzögerungselements im DTC 200) auf Basis des Zeitdauerwertes s₁ und eines aktuellen Abstimmwertes m, der auf den DTC 200 zum Steuern des Digital-Zeit-Wandlers 200 angewendet wird.
Mit Hinblick auf mögliche Anwendungen des Digital-Zeit-Wandlers 200 und seine Kalibrierung kann der Digital-Zeit-Wandler 200 in einem mobilen Kommunikationsgerät verwendet werden. Dementsprechend weist ein Digital-Zeit-Wandler einen Digital-Zeit-Wandler auf, der umfasst: ein Gatter, das eingerichtet ist, ein Haupttaktsignal, das an einem Gattereingang anliegt, in Reaktion auf ein Gatteraktivierungssignal bedingt zu einem Gatterausgang hin durchzulassen, sodass das Gatter ein gatterbearbeitetes Signal als ein Ausgabesignal oder ein Zwischensignal des Digital-Zeit-Wandlers bereitstellt; und ein Gattersteuerglied, das eingerichtet ist, das Gatteraktivierungssignal zu erzeugen. Das Gattersteuerglied weist mehrere zeitlich verschränkte Flip-Flops und einen Signalkombinator auf. Jeder Flip-Flop ist eingerichtet, eines von mehreren zeitlich verschränkten Taktsignalen und eines von mehreren Zeitschlitzsignalen zu empfangen, die mindestens einen Grobanteil eines Digitalwertes, der digital-zeitlich zu wandeln ist, darstellen, und jeder Flip-Flop ist ferner eingerichtet, eine Flip-Flop-Ausgabe in Abhängigkeit von einem aktuellen Wert des entsprechenden Zeitschlitzsignals einzurichten, wenn eine Flanke in dem entsprechenden zeitlich verschränkten Taktsignal auftritt. Der Signalkombinator ist eingerichtet, die Flip-Flop-Ausgaben der mehreren Flip-Flops zu kombinieren, um das Gatteraktivierungssignal bereitzustellen.
Ein weiteres mögliches Beispiel ist ein mobiles Kommunikationsgerät mit einem Digital-Analog-Wandler und einem Kalibrator für einen Digital-Zeit-Wandler. Der Kalibrator weist einen Zeit-Digital-Wandler auf, der an einen Referenztakteingang und an einen Ausgang des Digital-Zeit-Wandlers angeschlossen ist. Der Zeit-Digital-Wandler ist eingerichtet, einen Zeitdauerwert für ein Zeitintervall zwischen einer Flanke eines Referenztaktsignals und einem sich ergebenden Ausgabeereignis am Ausgang des Digital-Zeit-Wandlers zu bestimmen. Der Kalibrator weist ferner einen Verstärkungskalkulator auf, der eingerichtet ist, eine Verstärkung des Digital-Zeit-Wandlers auf Basis des Zeitdauerwertes und eines aktuellen Abstimmwertes zu bestimmen, der auf den Digital-Zeit-Wandler angewendet wird, um den Digital-Zeit-Wandler zu steuern.
Obwohl einige Aspekte in Zusammenhang mit einer Vorrichtung beschrieben wurden, ist es offensichtlich, dass diese Aspekte auch eine Beschreibung des entsprechenden Verfahrens darstellen, in der ein Block oder eine Vorrichtung einem Verfahrensschritt oder einem Merkmal eines Verfahrensschritts entspricht. Analog stellen die Aspekte, die im Zusammenhang mit einem Verfahrensschritt beschrieben wurden, auch eine Beschreibung eines entsprechenden Blocks oder Elements oder Merkmals einer entsprechenden Vorrichtung dar. Einige der oder alle Verfahrensschritte können durch (oder unter Verwendung) einer Hardware-Vorrichtung, wie z. B. eines Mikroprozessors, eines programmierbaren Computers oder einer elektronischen Schaltung, ausgeführt werden. Einige oder mehrere von den wichtigsten Verfahrensschritten können durch eine derartige Vorrichtung ausgeführt werden.
Die Ausführung kann in Hardware oder in Software erfolgen oder kann vollzogen werden unter Verwendung eines digitalen Speichermediums, zum Beispiel einer Diskette, einer Lochkarte, eines Bandes, einer DVD, einer Blu-Ray, einer CD, eines ROM, eines PROM, eines EPROM, eines EEPROM oder eines FLASH-Speichers, auf dem elektronisch lesbare Steuersignale gespeichert sind, die derart mit einem programmierbaren Computersystem zusammenwirken (oder zum Zusammenwirken in der Lage sind), dass das entsprechende Verfahren ausgeführt wird. Es kann ein Datenträger vorgesehen sein, der elektronisch lesbare Steuersignale aufweist, die zum Zusammenwirken mit einem programmierbaren Computersystem derart in der Lage sind, dass das hier beschriebene Verfahren ausgeführt wird.
Die Ausführung kann auch in der Form eines Computerprogrammprodukts mit einem Programmcode erfolgen, wobei der Programmcode betriebsfähig ist, das Verfahren auszuführen, wenn das Computerprogrammprodukt auf einem Computer läuft. Der Programmcode kann auf einem maschinenlesbaren Träger gespeichert sein.
Die obigen Beschreibungen dienen lediglich der Veranschaulichung, und es ist verständlich, dass Modifikationen und Veränderungen der Anordnungen und der hier beschriebenen Details für andere Fachleute offensichtlich sein werden. Es ist deshalb beabsichtigt, dass sie nur durch den Umfang der nachfolgenden Ansprüche und nicht durch spezielle Details eingeschränkt werden, die zur oben zur Beschreibung und Erläuterung dargestellt wurden.

Claims

Digital-Zeit-Wandler mit: einem Gattersteuerglied, das eingerichtet ist, mindestens einen Anteil eines ersten Digitalwertes und mindestens einen Anteil eines zweiten Digitalwertes zu empfangen, wobei der erste Digitalwert und der zweite Digitalwert in Zeitpunkte einer ansteigenden Flanke und einer abfallenden Flanke eines Ausgabesignals des Digital-Zeit-Wandlers umzuwandeln sind, und ferner eingerichtet ist, ein Gatteraktivierungssignal auf Basis von mindestens den Anteilen des ersten und zweiten Digitalwertes zu erzeugen, sodass das Gatteraktivierungssignal eine erste Aktivierungsperiode und eine zweite Aktivierungsperiode für jedes Paar aus dem ersten Digitalwert und dem zweiten Digitalwert aufweist; einem Gatter, das eingerichtet ist, ein Haupttaktsignal, das an einen Gattereingang angelegt ist, in Reaktion auf das Gatteraktivierungssignal bedingt zu einem Gatterausgang hin durchzulassen, sodass das Gatter am Gatterausgang ein gatterbearbeitetes Signal bereitstellt; und einen Frequenzteiler, der eingerichtet ist, auf Basis des gatterbearbeiteten Signals ein frequenzgeteiltes Signal als das Ausgabesignal des Digital-Zeit-Wandlers zu erzeugen.
Digital-Zeit-Wandler nach Anspruch 1, ferner mit: einem Digitalwertsplitter, der eingerichtet ist, den ersten Digitalwert in einen ersten höchstwertigen Anteil und einen ersten niedrigstwertigen Anteil aufzuteilen und den zweiten Digitalwert in einen zweiten höchstwertigen Anteil und einen zweiten niedrigstwertigen Anteil aufzuteilen, wobei der Digitalwertsplitter ferner eingerichtet ist, den ersten höchstwertigen Anteil und den zweiten höchstwertigen Anteil dem Gattersteuerglied bereitzustellen; und einem Feinverzögerungselement, das eingerichtet ist, den ersten niedrigstwertigen Anteil und den zweiten niedrigstwertigen Anteil zu empfangen und das gatterbearbeitete Signal, das sich aus der ersten Aktivierungsperiode ergibt, um einen ersten Feinverzögerungswert auf Basis des ersten niedrigstwertigen Anteils zu verzögern, und das gatterbearbeitete Signal, das sich aus der zweiten Aktivierungsperiode ergibt, um einen zweiten Feinverzögerungswert auf Basis des zweiten niedrigstwertigen Anteils zu verzögern.
Digital-Zeit-Wandler nach einem der vorhergehenden Ansprüche, wobei das Haupttaktsignal eine Rechteckwelle ist und wobei das Gatter eingerichtet ist, einen ersten Impuls der Rechteckwelle in Reaktion auf die erste Aktivierungsperiode und einen zweiten Impuls in Reaktion auf die zweite Aktivierungsperiode durchzulassen.
Digital-Zeit-Wandler nach Anspruch 3, wobei das Gattersteuerglied ferner eingerichtet ist, das Gatteraktivierungssignal nur während Zwischenimpulslücken des Haupttaktsignals zu verändern.
Digital-Zeit-Wandler nach einem der vorhergehenden Ansprüche, ferner mit: einem Synchronisator, der eingerichtet ist zum Ausführen einer Umwandlung mit einer variablen Abtastrate und einer Interpolation an einer niederfrequenten Folge der ersten und zweiten Digitalwerte und zur Bereitstellung einer abtastratenumgewandelten Folge an das Gattersteuerglied auf Basis einer gewünschten Ausgabefrequenz und Ausgabephase des Ausgabesignals des Digital-Zeit-Wandlers.
Digital-Zeit-Wandler nach einem der vorhergehenden Ansprüche, wobei der Frequenzteiler eingerichtet ist, ansteigende Flanken und abfallende Flanken in dem frequenzgeteilten Signal auf Basis von Flanken des gatterbearbeiteten Signals zu verursachen, welche die gleiche Polarität aufweisen.
Mobiles Kommunikationsgerät mit einem Digital-Zeit-Wandler, wobei der Digital-Zeit-Wandler aufweist: ein Gattersteuerglied, das eingerichtet ist, mindestens einen Anteil eines ersten Digitalwertes und mindestens einen Anteil eines zweiten Digitalwertes zu empfangen, wobei der erste Digitalwert und der zweite Digitalwert in Zeitpunkte einer ansteigenden Flanke und einer abfallenden Flanke eines Ausgabesignals des Digital-Zeit-Wandlers umzuwandeln sind, und ferner eingerichtet ist, ein Gatteraktivierungssignal auf Basis von mindestens den Anteilen der ersten und zweiten Digitalwertes zu erzeugen, sodass das Gatteraktivierungssignal eine erste Aktivierungsperiode und eine zweite Aktivierungsperiode für jedes Paar aus dem ersten Digitalwert und dem zweiten Digitalwert aufweist; ein Gatter, das eingerichtet ist, ein Haupttaktsignal, das an einen Gattereingang angelegt ist, in Reaktion auf das Gatteraktivierungssignal bedingt zu einem Gatterausgang hin durchzulassen, sodass das Gatter an einem Gatterausgang ein gatterbearbeitetes Signal bereitstellt; und einen Frequenzteiler, der eingerichtet ist, auf Basis des gatterbearbeiteten Signals ein frequenzgeteiltes Signal als das Ausgabesignal des Digital-Zeit-Wandlers zu erzeugen.
Verfahren zur Digital-Zeit-Wandlung, wobei das Verfahren umfasst: Empfangen von mindestens einem Anteil eines ersten Digitalwertes und mindestens einem Anteil eines zweiten Digitalwertes, wobei der erste Digitalwert und der zweite Digitalwert in Zeitpunkte einer ansteigenden Flanke und einer abfallenden Flanke eines Ausgabesignals des Verfahrens zur Digital-Zeit-Wandlung umzuwandeln sind, Erzeugen eines Gatteraktivierungssignals auf Basis von mindestens den Anteilen des ersten und zweiten Digitalwertes, sodass das Gatteraktivierungssignal eine erste Aktivierungsperiode und eine zweite Aktivierungsperiode für jedes Paar aus dem ersten Digitalwert und dem zweiten Digitalwert aufweist; Erzeugen eines Haupttaktsignals; bedingtes Durchlassen des Haupttaktsignals zu einem Gatterausgang hin in Reaktion auf das Gatteraktivierungssignal, sodass das Gatter an einem Gatterausgang ein gatterbearbeitetes Signal bereitstellt; und Frequenzteilen des gatterbearbeiteten Signals, um ein frequenzgeteiltes Signal als das Ausgabesignal des Verfahrens zur Digital-Zeit-Wandlung zu erhalten.
Digital-Zeit-Wandler mit: einem Gatter, das eingerichtet ist, ein Haupttaktsignal, das an einen Gattereingang angelegt ist, in Reaktion auf ein Gatteraktivierungssignal bedingt zu einem Gatterausgang hin durchzulassen, sodass das Gatter ein gatterbearbeitetes Signal als ein Ausgabesignal oder ein Zwischensignal des Digital-Zeit-Wandlers bereitstellt; und einem Gattersteuerglied, das eingerichtet ist, das Gatteraktivierungssignal zu erzeugen, und das aufweist: mehrere zeitlich verschränkte Flip-Flops, wobei jeder Flip-Flop eingerichtet ist, eines von mehreren zeitlich verschränkten Taktsignalen und eines von mehreren Zeitschlitzsignalen zu empfangen, die mindestens einen Grobanteil eines Digitalwertes darstellen, der digital-zeitlich zu wandeln ist, und wobei jeder Flip-Flop ferner eingerichtet ist, eine Flip-Flop-Ausgabe in Abhängigkeit von einem aktuellen Wert des entsprechenden Zeitschlitzsignals festzulegen, wenn eine Flanke in dem entsprechenden zeitlich verschränkten Taktsignal auftritt; und einen Signalkombinator, der eingerichtet ist, die Flip-Flop-Ausgaben der mehreren Flip-Flops zu kombinieren, um ein Gatteraktivierungssignal bereitzustellen.
Digital-Zeit-Wandler nach Anspruch 9, wobei das Gattersteuerglied ferner aufweist: einen Decodierer, der eingerichtet ist, mindestens den Grobanteil des Digitalwertes in die mehreren Zeitschlitzsignale zu decodieren; und einen zeitlich verschränkten Taktteiler, der eingerichtet ist, ein Haupttaktsignal in der Frequenz zu teilen und die mehreren zeitlich verschränkten Taktsignale zu erzeugen.
Digital-Zeit-Wandler nach einem der Ansprüche 9 bis 10, wobei die mehreren Zeitschlitzsignale sich gegenseitig ausschließen.
Digital-Zeit-Wandler nach einem der Ansprüche 9 bis 11, wobei der Signalkombinator aufweist: mehrere Logikschaltkreise, wobei jeder Logikschaltkreis eingerichtet ist, eine der Flip-Flop-Ausgaben, die durch einen ersten Flip-Flop erzeugt werden, mit mindestens einem zweiten zeitlich verschränkten Taktsignal zu kombinieren, wobei der erste Flip-Flop durch ein erstes zeitlich verschränktes Taktsignal gesteuert wird und ein zweiter Flip-Flop durch das zweite zeitlich verschränkte Taktsignal gesteuert wird; und einen weiteren Logikschaltkreis, der eingerichtet ist, mehrere Logikschaltkreisausgaben zu kombinieren, um das Gatteraktivierungssignal bereitzustellen.
Digital-Zeit-Wandler nach einem der Ansprüche 9 bis 12, wobei das Gattersteuerglied ferner eingerichtet ist, das Gatteraktivierungssignal nur während Zwischenimpulslücken des Haupttaktsignals zu verändern.
Digital-Zeit-Wandler nach einem der Ansprüche 9 bis 13, ferner mit: einem Synchronisator, der eingerichtet ist zur Ausführung einer Umwandlung mit variabler Abtastrate an einer Folge von Digitalwerten und zum Bereitstellen einer abtastratenumgewandelten Folge an das Gattersteuerglied auf Basis einer gewünschten Ausgabefrequenz des Ausgabesignals des Digital-Zeit-Wandlers.
Digital-Zeit-Wandler nach Anspruch 14, wobei der Synchronisator eingerichtet ist, eine niederfrequente Folge von Digitalwerten zu empfangen und eine Interpolation als Teil der Abtastratenumwandlung auszuführen.
Kalibrator für einen Digital-Zeit-Wandler mit einem abstimmbaren Verzögerungselement, wobei der Kalibrator aufweist: einen Zeit-Digital-Wandler, der an einen Referenztakt oder einen gatterbearbeiteten Referenztakt und an einen Ausgang des abstimmbaren Verzögerungselements des Digital-Zeit-Wandlers angeschlossen ist, wobei der Zeit-Digital-Wandler eingerichtet ist, einen Zeitdauerwert für ein Zeitintervall zwischen einer Flanke eines Referenztaktsignals und einem sich ergebenden Ausgabeereignis am Ausgang des Verzögerungselements zu bestimmen; und einen Verstärkungskalkulator, der eingerichtet ist, eine Verstärkung des abstimmbaren Verzögerungselements auf Basis des Zeitdauerwertes und eines aktuellen Abstimmwertes zu bestimmen, der auf den Digital-Zeit-Wandler zur Steuerung des Digital-Zeit-Wandlers angewendet wird.
Kalibrator nach Anspruch 16, wobei der Zeit-Digital-Wandler ferner eingerichtet ist, einen weiteren Zeitdauerwert für ein weiteres Zeitintervall zwischen dem sich ergebenden Ausgabeereignis und einer nachfolgenden Flanke des Referenztakts zu bestimmen.
Kalibrator nach Anspruch 17, wobei der Verstärkungskalkulator ferner eingerichtet ist, eine Differenz des Zeitdauerwertes und des weiteren Zeitdauerwertes zu bestimmen und eine Verstärkung des Zeit-Digital-Wandlers auf Basis der Differenz zu bestimmen.
Kalibrator nach Anspruch 18, wobei der Verstärkungskalkulator ferner eingerichtet ist, den Zeitdauerwert mit einem Abstimmwert zu multiplizieren und einen Mittelwert mehrerer Multiplikationsergebnisse zu bestimmen.
Kalibrator nach Anspruch 18 oder 19, wobei der Verstärkungskalkulator ferner eingerichtet ist, die Differenz statistisch zu verarbeiten.
Kalibrator nach einem der Ansprüche 16 bis 20, wobei mindestens eine von der Verstärkung des abstimmbaren Verzögerungselements und einer Verstärkung des Zeit-Digital-Wandlers auf Basis einer statistischen Auswertung von einer oder mehreren Zeitdauermessungen berechnet wird.
Kalibrator nach einem der Ansprüche 16 bis 21, wobei der Verstärkungskalkulator eingerichtet ist, ein Multiplikationsergebnis s₅ = m·s₁ = m·[k_TDC(t_edge + t DTC / offset + k_DTC·m – t_event + t TDC / offset) + e₁], zu bestimmen, wobei s₅ das Multiplikationsergebnis ist; m ein bekannter aktueller Abstimmwert des Digital-Zeit-Wandlers ist; s₁ der Zeitdauerwert ist; t_event ein Zeitpunkt des sich ergebenden Ausgabeereignisses ist; t_edge ein Zeitpunkt der Flanke des Referenztaktsignals ist; t TDC / offset ein Offset des Zeit-Digital-Wandlers ist; t DTC / offset ein Offset des Digital-Zeit-Wandlers ist; k_TDC die Verstärkung des Zeit-Digital-Wandlers ist; k_DTC die Verstärkung des Digital-Zeit-Wandlers ist; e₁ ein Quantisierungsfehler des Zeitdauerwertes ist; und er ferner eingerichtet ist, einen Multiplikationsmittelwert s₆ = <s₅> = <m²>·k_TDC·k_DTC unter der Annahme zu bestimmen, dass <m> ≈ 0 und <e₁> ≈ 0 ist, sodass die Verstärkung k_DTC des Digital-Zeit-Wandlers erhalten werden kann durch k_DTC = <s₅>/(<m²>·k_TDC), wobei <m²> eine bekannte oder gemessene Streuung des Abstimmwertes m ist.
Kalibrator nach einem der Ansprüche 17 bis 22, wobei der Verstärkungskalkulator ferner eingerichtet ist, eine Differenz des Zeitdauerwertes und der weiteren Zeitdauer als s₃ = s₂ – s₁ = (t_event + n·T – t_edge + t TDC / offset)k_TDC + e₂ – (t_event – t_edge + t TDC / offset)k_TDC – e₁ = n·T·k_TDC + e₂ – e₁ zu bestimmen, wobei s₁ der Zeitdauerwert ist; s₂ der weitere Zeitdauerwert ist; s₃ die Differenz zwischen dem Zeitdauerwert und dem weiteren Zeitdauerwert ist; t_event ein Zeitpunkt des sich ergebenden Ausgabeereignisses ist; t_edge ein Zeitpunkt der Flanke des Referenztaktsignals ist; t TDC / offset ein Offset des Zeit-Digital-Wandlers ist; T eine bekannte Referenztaktperiode des Referenztaktsignals ist; N eine Anzahl von Referenztaktperioden ist; k_TDC eine Verstärkung des Zeit-Digital-Wandlers ist; e₁ ein Quantisierungsfehler des Zeitdauerwertes ist; und e₂ ein Quantisierungsfehler des weiteren Zeitdauerwertes ist; sodass die Verstärkung k_TDC des Zeit-Digital-Wandlers bestimmt werden kann als k_DTC = (s₃ – e₂ + e₁)/(n·T).
Verfahren zur Kalibrierung eines Digital-Zeit-Wandlers, wobei das Verfahren umfasst: Ausführen einer Zeit-Digital-Wandlung eines Zeitintervalls zwischen einer Flanke eines Referenztaktsignals und einem sich ergebenden Ausgabeereignis, um einen Zeitdauerwert des Zeitintervalls zu bestimmen; und Bestimmen einer Verstärkung des Digital-Zeit-Wandlers auf Basis des Zeitdauerwertes und eines aktuellen Abstimmwertes, der auf den Digital-Zeit-Wandler zur Steuerung des Digital-Zeit-Wandlers angewendet wird.
Verfahren nach Anspruch 24, ferner umfassend: Bestimmen eines weiteren Zeitdauerwertes für ein weiteres Zeitintervall zwischen dem sich ergebenden Ausgabeereignis und einer nachfolgenden Flanke des Referenztakts.
Verfahren nach Anspruch 25, ferner umfassend: Bestimmen einer Differenz des Zeitdauerwertes und des weiteren Zeitdauerwertes als s₃ = s₂ – s₁ = (t_event + n·T – t_edge + t TDC / offset)k_TDC + e₂ – (t_event – t_edge + t TDC / offset)k_TDC – e₁ = n·T·k_TDC + e₂ – e₁ wobei s₁ der Zeitdauerwert ist; s₂ der weitere Zeitdauerwert ist; s₃ die Differenz zwischen dem Zeitdauerwert und dem weiteren Zeitdauerwert ist; t_event ein Zeitpunkt des sich ergebenden Ausgabeereignisses ist; t_edge ein Zeitpunkt der Flanke des Referenztaktsignals ist; t TDC / offset ein Offset des Zeit-Digital-Wandlers ist; T eine bekannte Referenztaktperiode des Referenztaktsignals ist; k_TDC eine Verstärkung des Zeit-Digital-Wandlers ist; e₁ ein Quantisierungsfehler des Zeitdauerwertes ist; und e₂ ein Quantisierungsfehler des weiteren Zeitdauerwertes ist; sodass die Verstärkung k_TDC des Verfahrens für die Zeit-Digital-Wandlung bestimmt werden kann als k_DTC = (s₃ – e₂ + e₁)/T.
Verfahren nach Anspruch 26, ferner umfassend: Bestimmen eines Multiplikationsergebnisses s₅ = m·s₁ = m·[k_TDC(t_edge + t DTC / offset + k_DTC·m – t_event + t TDC / offset) + e₁];und Bestimmen eines Multiplikationsmittelwertes s₆ = <s₅> = <m²>·k_TDC·k_DTC unter einer Annahme, dass <m> ≈ 0 und <e₁> ≈ 0 ist, sodass die Verstärkung k_DTC des Digital-Zeit-Wandlers erhalten werden kann durch k_DTC = <s₅>/(<m²>·k_TDC), wobei <m²> eine bekannte oder gemessene Streuung eines Abstimmwertes m ist, wobei s₅ das Multiplikationsergebnis ist; m ein bekannter aktueller Abstimmwert des Digital-Zeit-Wandlers ist; s₁ der Zeitdauerwert ist; t_event ein Zeitpunkt des sich ergebenden Ausgabeereignisses ist; t_edge ein Zeitpunkt der Flanke des Referenztaktsignals ist; t TDC / offset ein Offset des Zeit-Digital-Wandlers ist; t DTC / offset ein Offset des Digital-Zeit-Wandlers ist; k_TDC die Verstärkung des Zeit-Digital-Wandlers ist; k_DTC die Verstärkung des Digital-Zeit-Wandlers ist; e₁ ein Quantisierungsfehler des Zeitdauerwertes ist.