DE102013007903B4

DE102013007903B4 - Vorrichtung und Verfahren zum Charakterisieren von AD-Wandlern

Info

Publication number: DE102013007903B4
Application number: DE102013007903.9A
Authority: DE
Inventors: Heinz Mattes
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2013-05-07
Filing date: 2013-05-07
Publication date: 2016-11-10
Anticipated expiration: 2033-05-08
Also published as: USRE47805E1; DE102013007903A1; US20140333464A1; US9088294B2

Abstract

Verfahren zum Charakterisieren eines Analog-Digital-Wandlers, wobei der Analog-Digital-Wandler (4) zum Wandeln eines Eingangssignals (uin) in ein digitales Ausgangssignal (out) eingerichtet ist, und das Verfahren folgende Schritte aufweist: – Anlegen eines Signals, das in einer ersten Phase (ta – tb) einen Verlauf einer steigenden Exponentialfunktion mit der eulerschen Zahl als Basis hat und in einer weiteren Phase (tc – td) einen Verlauf einer fallenden Exponentialfunktion mit der eulerschen Zahl als Basis hat, als Eingangssignal (uin) an den Analog-Digital-Wandler (4), – Integrieren des digitalen Ausgangssignals (out) während der ersten Phase (ta – tb) zu einer ersten Summe (Ssteig), – Integrieren des digitalen Ausgangssignals (out) während der weiteren Phase (tc – td) zu einer zweiten Summe (Sfall), – Berechnen aus der ersten Summe und der zweiten Summe zumindest einen der Parameter Verstärkungsfehler des Analog-Digital-Wandlers und Nullpunktfehler des Analog-Digital-Wandlers.

Description

Gebiet der Erfindung
Die Anmeldung betrifft eine Vorrichtung und ein Verfahren zur Berechnung von Parameteren von AD-Wandlern.
Hintergrund der Erfindung
Komplexe System-on-Chip (SoC) Bausteine, wie zum Beispiel Mikrocontroller für Fahrzeuganwendungen, enthalten eine Vielzahl von Analog-Digital-Wandlern (AD-Wandlern). Ihre Funktionalität muss in der Regel während des Produktionstests überprüft werden. Es wäre wünschenswert, dass in der Zukunft zusätzlich ein Test während des normalen Betriebs des Fahrzeugs im eingebauten Zustand durchgeführt werden kann. Es sind Verfahren bekannt, bei denen ein linear ansteigendes Signal an einen Eingang eines zu testenden Analog-Digital-Wandlers angelegt wird. Aus dem Vergleich des Ausgangssignals des Analog-Digital-Wandlers mit erwarteten Werten können Offsetfehler (auch Nullpunktfehler genannt) und Gainfehler (auch Verstärkungsfehler genannt) ermittelt werden.
Das Dokument US 7,023,366 A1 zeigt einen Tester, der über mehrere Kanäle einen zu testenden AD-Wandler ansteuert.
Aus der US 020120176262 A1 ist ein Analog-Digital-Wandler bekannt, bei dem eine Analog-Digital-Wandlertechnik mit Benutzung eines exponential-logarithmischen Models. Dabei wird ein Eingangssignal auf eine exponentielle Schaltung angewandt. Eine darauf folgende Logarithmusschaltung erzeugt daraus ein Zeitintervall.
Es ist wünschenswert, ein Verfahren bereitzustellen, das einen möglichst geringen Aufwand für den Test benötigt. Es ist insbesondere wünschenswert, ein Verfahren bereitzustellen, das in einem zu testenden Baustein (device under test; DUT) durchgeführt werden kann.
In einer Ausführungsform wird ein Verfahren zum Charakterisieren eines Analog-Digital-Wandlers bereitgestellt. Der Analog-Digital-Wandler ist zum Wandeln eines Eingangssignals in ein digitales Ausgangssignal eingerichtet. Das Verfahren weist folgende Schritte auf:

– Anlegen eines Eingangssignals, das in einer ersten Phase einen Verlauf einer steigenden Exponentialfunktion mit der eulerschen Zahl als Basis hat und in einer weiteren Phase einen Verlauf einer fallenden Exponentialfunktion mit der eulerschen Zahl als Basis hat, als Eingangssignal an den Analog-Digital-Wandlers,
– Integrieren des digitalen Ausgangssignals während der ersten Phase zu einer ersten Summe,
– Integrieren des digitalen Ausgangssignals während der weiteren Phase zu einer zweiten Summe,
– Berechnen aus der ersten Summe und der zweiten Summe zumindest einen der Parameter Verstärkungsfehler des Analog-Digital-Wandlers und Nullpunktfehler des Analog-Digital-Wandlers.

Die Anmeldung betrifft auch eine elektrische Schaltung zum Charakterisieren eines Analog-Digital-Wandlers, wobei der Analog-Digital-Wandler zum Wandeln eines Eingangssignals in ein digitales Ausgangssignal eingerichtet ist. Die Schaltung weist einen Generator zum Erzeugen eines Eingangssignals auf. Das Eingangssignal hat in einer ersten Phase einen Verlauf einer steigenden Exponentialfunktion mit der eulerschen Zahl als Basis und in einer weiteren Phase einen Verlauf einer fallenden Exponentialfunktion mit der eulerschen Zahl als Basis. Die Schaltung enthält zudem einen Integrator zum Integrieren des digitalen Ausgangssignals während der ersten Phase zu einer ersten Summe, und zum Integrieren des digitalen Ausgangssignals während der weiteren Phase zu einer zweiten Summe. Eine Berechnungseinheit ist zum Berechnen aus der ersten Summe und der zweiten Summe zumindest eines der Parameter Verstärkungsfehler des Analog-Digital-Wandlers und Nullpunktfehler des Analog-Digital-Wandlers ausgebildet.
Kurze Beschreibung der Zeichnung
1 zeigt ein Prinzipschaltbild einer Schaltung zum Bestimmen von Nullpunktfehlern und Verstärkungsfehlern eines zu testenden Analog-Digital-Wandlers.
2 zeigt den Verlauf von Ausgangsspannungen eines Analog-Digital-Wandlers
3 zeigt eine Ausführungsform einer Schaltung nach 1.
Detaillierte Beschreibung der Zeichnungen
Die in 1 gezeigte Schaltung zeigt eine Vorrichtung 1 zum Testen eines Analog-Digital-Wandlers 4. Die Vorrichtung 1 weist neben dem Analog-Digital-Wandler 4 einen Oszillator 2, einen Funktionsgenerator 3, eine Auswerteschaltung 5 und eine Steuerschaltung 7 auf. Die Elemente der Vorrichtung 1 sind gemeinsam in dieser Ausführungsform in einer integrierten Schaltung 6 monolithisch integriert. In weiteren Ausführungsformen sind alle Elemente bis auf den Analog-Digital-Wandler 4 monolithisch integriert, während der Analog-Digital-Wandler 4 ein davon getrenntes Bauteil ist. In wieder anderen Ausführungsformen sind die Elemente der Vorrichtung einzeln als diskrete Komponenten ausgeführt.
Der Analog-Digital-Wandler 4 weist einen Dateneingang E, einen Takteingang C und einen Ausgang Q auf. Der Analog-Digital-Wandler 4 ist das zu testende Bauteil. Mit seinem Dateneingang E ist der Analog-Digital-Wandler 4 mit einem Eingang IN der integrierten Schaltung 6 verbunden. Der Oszillator 2 gibt ein Taktsignal clk an den Takteingang C des Analog-Digital-Wandlers 4 aus. Der Funktionsgenerator 3 gibt ein analoges Signal u_in an seinem Ausgang aus, der mit dem Dateneingang E des Analog-Digital-Wandlers 4 verbunden ist. Der Ausgang Q des Analog-Digital-Wandlers 4 ist mit einem Eingang E5 der Auswerteschaltung 5 verbunden. Zudem ist der Ausgang Q des Analog-Digital-Wandlers 4 mit einem Eingang E6 einer Steuerschaltung 7 verbunden.
Sowohl im Normalbetrieb als auch im Testbetrieb läuft der Oszillator 2, der einen Takt clk generiert. Dieser Takt clk wird von dem Analog-Digital-Wandler 4 am Takteingang C empfangen und dann als Abtasttakt in dem Analog-Digital-Wandler 4 verwendet. Der Analog-Digital-Wandler 4 empfängt an seinem Eingang E ein analoges Signal, das der Analog-Digital-Wandler 4 mit Hilfe des Abtasttaktes abtastet und den abgetasteten Wert digitalisiert an seinem Ausgang Q ausgibt.
Im Normalbetrieb empfängt die integrierte Schaltung 6 an ihrem Eingang IN ein analoges Signal, das im Analog-Digital-Wandler 4 in ein digitales Signal out gewandelt wird. Der Funktionsgenerator 3 schaltet seinen Ausgang auf hochohmig. Dieses digitale Signal out wird von der Steuerschaltung 7 empfangen und anschließend verwendet, um ein Signal control zu erzeugen, das an einem Ausgang der integrierten Schaltung 6 ausgegeben wird. Dieser Ausgang steuert beispielsweise einen Aktor eines hier nicht gezeigten Steuergeräts. In einer weiteren, mit der gestrichelten Linie dargestellten Ausführungsform ist der Ausgang Q des Analog-Digital-Wandlers unmittelbar mit einem Ausgang der integrierten Schaltung 6 verbunden.
In einem Testbetrieb wird von dem Funktionsgenerator 3 das Signal uin erzeugt. Von außen wird Eingang IN dagegen nicht aktiv getrieben. Dieses Signal uin wird von dem Analog-Digital-Wandler 4 an seinem Eingang E empfangen, digital gewandelt und als Signal out ausgegeben. Das Signal out wird von der Auswerteschaltung 5 empfangen, die die Werte a0 und g₀u₀ als Maße für den Nullpunktfehler beziehungsweise den Verstärkungsfehler bestimmt und ausgibt. Die Werte a0 und g₀ u₀ können an Steuerschaltungen außerhalb der integrierten Schaltung ausgegeben werden, die eine Fehlermeldung erzeugen, falls die Werte a0 und g₀ u₀ außerhalb eines vorbestimmten Bereiches liegen. In einer Alternative können die Werte verwendet werden, um den Analog-Digital-Wandler 4 zu kalibrieren. Die Auswerteschaltung 5 empfängt auch den Takt clk an einem Takteingang C.
2 zeigt den Verlauf einer Ausgangsspannung vout eines Analog-Digital-Wandlers in Abhängigkeit von der Eingangsspannung vin des Analog-Digital-Wandlers. Bei allen in der 2 gezeigten Kurven ist im Sinne einer vereinfachten Darstellung die Quantisierung nicht dargestellt. Vielmehr sind die Kurven mit gerade Linien gezeichnet, während Ausgangsspannungen realer Analog-Digital-Wandler einen Treppenstufenverlauf haben. In der Figur ist eine Kurve uideal gezeigt, die im Ursprung startet und einen linearen Verlauf hat. Die Kurve upar startet bei einer Eingangsspannung vin von Null Volt bei einer Spannung a0, die als Nullpunktfehler oder Offset bezeichnet wird. Die Kurve upar verläuft parallel zur Kurve uideal, upar zeigt somit eine Ausgangsspannung eines Analog-Digital-Wandlers, dessen Verstärkungsfehler Null ist. Die Kurve ureal zeigt den Verlauf eines Analog-Digital-Wandlers, dessen Nullpunktfehler größer Null, und zwar a0, und dessen Verstärkungsfehler größer Null ist. Mit Hilfe der in der folgenden Figur gezeigten Schaltung können diese Fehler bestimmt werden.
3 zeigt ein Ausführungsbeispiel einer Schaltung nach 1. Gezeigt ist der Analog-Digital-Wandler 4, der ein Signal u_in an seinem Eingang E und den Takt clk an seinem Takteingang C empfängt. Eine Auswerteschaltung 5 enthält einen Umschalter 51, eine Steuerschaltung 52, zwei Summierglieder 53 und 54, zwei Multiplizierer 58 und 57, einen Speicher 591, einen Speicher 59, ein Dividierglied 60, ein Dividierglied 601, ein Addierglied 61, einen Speicher 62, einen Subtrahiereren 63, einen Speicher 64, einen Subtrahierer 65, ein Dividierglied 66, einen Speicher 67, einen Multiplizierer 68 und einen Speicher 69.
An den Dateneingang E des Analog-Digital-Wandlers 4 wird das Signal u_in angelegt. Der zeitliche Verlauf des Signals u_in ist auf der linken Seite gezeigt. Als Signal u_in wird zunächst, in einer ersten Phase zwischen den Zeitpunkten t_a und t_b, ein Signal mit einem Spannungsverlauf u_steig der steigenden Exponentialfunktion mit der Basis der eulerschen Zahl erzeugt. In einer darauf folgenden, weiteren Phase zwischen den Zeitpunkten tc und td folgt das Signal einem Verlauf einer fallenden Exponentialfunktion ufall mit der Basis der eulerschen Zahl. Die steigende Exponentialfunktion kann mit der Formel
dargestellt werden, während die fallende Exponential den Verlauf
hat, wobei u₀ und τ als Konstanten angenommen werden. Vorzugsweise wird u₀ so groß gewählt, dass u₀ dem Inputbereich, das heißt dem Spannungsbereich, der für den Analog-Digital-Wandler als maximaler Eingangsspannungsbereich definiert ist, entspricht.
In weiteren, hier nicht gezeigten Ausführungsformen folgt das Signal u_in zunächst dem Verlauf der fallenden Flanke und anschließend der Verlauf der steigenden Flanke. Mit anderen Worten ist in diesen weiteren Ausführungsformen die weitere Phase zeitlich vor der ersten Phase.
Der Eingang des Umschalters 51 ist mit dem Ausgang E des Analog-Digital-Wandlers 4 verbunden. Die Steuerschaltung 52 schaltet den Umschalter 51 so, dass der Ausgang des Umschalters 51 wahlweise mit dem Eingang des Summiergliedes 53 oder mit dem Eingang des Summiergliedes 54 verbunden ist. Die Summierglieder 53 und 54 addieren jeweils den an ihrem Eingang anliegenden Wert zu einem jeweiligen Registerwert. Die Zeitpunkte der Addition werden jeweils auch von der Steuerschaltung 52 bestimmt, diese steuert auch ein Rücksetzen, das heißt, das Setzen des Registerwerts auf null, wenn dies erforderlich ist.
Der Ausgang des Summiergliedes 53 ist mit einem ersten Eingang des Multiplizierers 58 verbunden, während der zweite Eingang des Multiplizierers 58 mit einem Ausgang des Speichers 591 verbunden ist. Der Ausgang des Summiergliedes 54 ist mit einem ersten Eingang des Multiplizierers 57 verbunden, während der zweite Eingang des Multiplizierers 57 ebenfalls mit dem Ausgang des Speichers 591 verbunden ist.
Der Ausgang des Multiplizierers 58 ist mit einem ersten Eingang des Dividierergliedes 601 verbunden, dessen zweiter Eingang mit dem Ausgang des Speichers 59 verbunden ist. Das Dividierglied 601 dividiert den Ausgangswert des Multiplizierers 58 durch den Inhalt des Speichers 59. Der Ausgang des Multiplizierers 57 ist mit einem ersten Eingang des Dividierergliedes 60 verbunden, dessen zweiter Eingang mit dem Ausgang des Speichers 59 verbunden ist. Das Dividierglied 60 dividiert den Ausgangswert des Multiplizierers 57 durch den Inhalt des Speichers 59.
Der Ausgangssignal des Dividiergliedes 601 und das Ausgangsignal des Dividiergliedes 60 sind mit jeweils einem Eingang des Addiergliedes 61 verbunden, das die Summe beiden Ausgangssignale an den Speicher 62 ausgibt. Dieser Speicher 62 speichert den empfangenen Wert als Σ ab.
Der Ausgangssignal des Dividiergliedes 601 und das Ausgangsignal des Dividiergliedes 60 sind zudem jeweils mit einem Eingang des Subtrahierers 63 verbunden, der die Differenz der Werte der Ausgangssignale an den Speicher 64 ausgibt. Dieser Speicher 64 speichert den empfangenen Wert als Δ.
Der Ausgang des Speichers 64 ist mit einem ersten Eingang des Multiplizierers 68 verbunden, dessen zweiter Eingang mit dem Ausgang des Speichers 69 verbunden ist. Der Ausgang des Speichers 64 ist zum einen mit dem Ausgang g₀u₀ und zum anderen mit dem zweiten Eingang des Subtrahierers 65 verbunden. Der erste Eingang des Subtrahierers 65 ist mit dem Ausgang des Speichers 62 verbunden. Der Ausgang des Subtrahierers 65 ist mit einem ersten Eingang des Dividiergliedes 66 verbunden, dessen zweiter Eingang mit einem Ausgang des Speichers 67 verbunden ist. Das Dividierglied 66 dividiert den Wert, der an seinem ersten Eingang anliegt, mit dem Wert, der an seinem zweiten Eingang anliegt, und gibt ihn als a₀ aus.
Das Addierglied 61 gibt an seinem Ausgang die Summe der Werte an seinen Eingängen aus. Die Multiplizierer geben jeweils an ihren Ausgängen das Produkt der Werte an ihren Eingängen aus. Die Multiplizierer 58, 57, 68, das Addierglieder 61, die Dividierglieder 60, 601, 66 und die Subtrahierer 63 und 65 sind jeweils als digitale Schaltungen ausgeführt. Sie enthalten jeweils einen, in der Figur nicht gezeigten, Takteingang, der bestimmt, zu welchem Zeitpunkt die jeweilige Rechenoperation erfolgt. Diese Takteingänge sind mit nicht gezeigten Ausgängen der Steuerschaltung 52 verbunden.
Alternativ können die im Anwendungsbeispiel separat ausgeführten Multiplizierer und Dividierer durch eine zentrale Recheneinheit realisiert werden. Dabei kann die zentrale Recheneinheit im Zeitmultiplex derart geschaltet werden, dass in einem ersten Zeitfenster die Berechnungen der Elemente 53, 58 und 601 durchgeführt werden und in einem zweiten Zeitfenster die Berechnungen der Elemente 54, 57 und 60 durchgeführt werden.
Das in 3 gezeigte Ausführungsbeispiel berücksichtigt folgende Überlegungen.
Als Eingangssignale werde steigende und fallende Exponentialfunktionen genutzt und dabei besondere Eigenschaften der Exponentialfunktion mit der eulerschen Zahl als Basis genutzt. Die steigende und fallende Flanke einer Exponentialfunktion mit der Amplitude u₀ und der Zeitkonstanten τ werden durch die beiden folgenden Beziehungen beschrieben.
Die Zeitkonstante τ ist für beide Verläufe gleich. Besitzt ein Analog-Digital-Wandler einen Nullpunktfehler a₀ und einen Verstärkungsfehler g₀, so ergibt sich für die Spannungen im Verlauf der steigenden Flanke und im Verlauf der fallenden Flanke jeweils:
Das Verfahren basiert auf der Bildung von Summen über einem definierten Meßintervall. Dazu werden zunächst für die steigende und fallende Flanke alle Werte von t = T₀ bis t = T₀ + T₁ aufintegriert.
Im nächsten Schritt werden die Summe ΣS und die Differenz ΔS der beiden Integrationsergebnisse gebildet.
T₀ und T₁ können nun bei dieser Ausführungsform so gewählt werden, dass die folgenden Beziehungen gelten:
Bezogen auf die Kurvenverläufe aus 3 bedeutet dies, dass zu den Zeitpunkten ta und tc t jeweils auf Null gesetzt wird und dass tb – ta = td – tc = τIn(2)
Damit vereinfachen sich ΣS und ΔS zu:
g₀ ist eine dimensionslose Zahl, welche die Verstärkung angibt. Bei g₀ = 1 ist der Verstärkungsfehler null, dass heißt die Verstärkung des Analog-Digital-Wandlers ist ideal. Das Produkt g₀u₀ gibt die Verstärkung mal den von dem Eingangssignal uin überstrichenen Bereich an. a0 hat die Dimension Volt und gibt den Nullpunktfehler an.
Für die gesuchten Größen ergeben sich somit die Beziehungen: g₀u₀ ≈ – Δ / 0,4427 = –2,259Δ a₀ ≈ Σ + 2,259Δ / 2
Für eine praktische Realisierung werden die Gleichungen auf eine Hardwarestruktur abgebildet werden, wie sie beispielsweise in 3 dargestellt ist.
Folglich sind in den Speichern 69 und 67 die Werte –2,259 und 2 abgespeichert.
In dem gezeigten Beispiel wird das Integrieren mit Hilfe der Summierglieder 53 und 54 und der Multiplizier 57 und 58 gebildet. Die Summierglieder erhalten jeweils ein Register. In diesem Register ist ein Registerinhalt in Form einer binären Zahl gespeichert. Wenn das Summierglied an einem Takteingang eine steigende Taktflanke empfängt, wird der an einem Dateneingang des Summierglieds anliegende Wert mit dem Registerinhalt addiert und das Ergebnis dieser Addition als neuer Registerinhalt gespeichert. Am Ende der Messung wird der jeweilige Registerinhalt mit Hilfe eines der Multiplizierer 57 und 58 mit dem konstanten Faktor TS multipliziert. Das Ausgangssignal des Multiplizierers 58 entspricht einer ersten Summe S_steig und das Ausgangssignal des Multiplizierers 57 entspricht einer zweiten Summe S_fall.
Der Takt am Takteingang der Summierglieder 53 und 54 entspricht dem Takt clk und somit der Abtastfrequenz des Analog-Digital-Wandlers 4. Der in dem Speicher abgespeicherte Wert ist gleich der Periodendauer des Taktes clk.
In weiteren, hier nicht gezeigten Ausführungsformen werden die die Summierglieder 53 und 54 mit einer höheren Frequenz als clk betrieben und entsprechend ist der in dem Speicher 591 gespeicherte Wert Ts kleiner als die Periodenlänge clk.
Die Takteingänge der Multiplizierer 58, 57, 68, die Addierglieder 61, 65, die Dividierglieder 60, 601, 66 und der Subtrahierer 65 sind mit einem Takt beaufschlagt, der eine niedrigere Frequenz als clk hat. In der gezeigten Ausführungsform empfangen die Schaltungen nur einmal ein Taktsignal während einer Messung und zwar, wenn sowohl erste als auch zweite Phase vorbei sind. Zu diesem Zweck ist in der Steuerschaltung 52 ein Zähler vorgesehen, der bis zum Ende der zweiten Phase zählt.
Unter Integrieren wird hier und im folgenden auch ein digitales Integrieren verstanden, das heißt, ein Akkumulieren von Produkten aus jeweiligen Signalwerten und dem zeitlichen Abstand zum vorherigen Signalwert.
Die in der Figur gezeigte Ausführungsform basiert darauf, dass der zeitliche Abstand zwischen zwei Additionen konstant, und zwar gleich TS, ist. Aus diesem Grund ist es möglich, zunächst alle zu addierenden Werte nacheinander zu einem Registerinhalt zu addieren, um anschließend den Registerinhalt mit TS zu multiplizieren. Dies kann mit entsprechenden Anweisungen in Pseudo-Kode verdeutlicht werden:
out(t) bezeichnet dabei den digitalen Wert, der vom Ausgang Q des Analog-Digital-Wandlers ausgegeben wird, und tclk die Periodenlänge des Taktes clk.
Das nur einmalige Multiplizieren hat im Vergleich zu einem mehrfachen Multiplizieren den Vorteil, dass wenig Strom verbraucht wird, da in der Regel eine Multiplikation mehr Strom verbraucht als eine Addition.
In weiteren Ausführungsbeispielen erfolgt das Addieren nicht regelmäßig zu äquidistanten Zeitpunkten, sondern zu nicht-äquidistanten Zeitpunkten. In diesem Fall wird der jeweilige Ausgangswert des Analog-Digital-Wandlers 4 mit der Zeitdifferenz zum letzten Berechnungszeitpunkt multipliziert. Die Ergebnisse der Multiplikationen werden miteinander addiert. Folgender Pseudo-Kode mag dies verdeutlichen.
Dabei bezeichnet tabt die Zeitdifferenz zum vorhergehenden Abtastzeitpunkt. Wenn die Zeitpunkte nicht-äquidistant aufeinander folgen sind, variiert tabt.
Die letztgenannte Berechnungsmethode ist aber sowohl für äquidistant aufeinander folgende Zeitpunkte als auch für nicht-äquidistant aufeinander-folgende Zeitpunkte verwendbar.
In dem gezeigten Ausführungsbeispiel zeigt eine Ermittlung der Verstärkungsfehler und Rundungsfehler. Wenn die Werte für diese Parameter bestimmt sind, können diese Werte durch Quantisierungseffekte des Analog-Digital-Wandlers Rundungsfehler aufweisen. Um diese Rundungsfehler zu minimieren, kann es in Ausführungsformen bestimmter Analog-Digital-Wandler zum Beispiel sinnvoll sein, einen anderen Wert als Null für T0 zu wählen, um die Messung etwas später zu beginnen.
Ein Ausführungsbeispiel des Verfahrens kann folgendermaßen zusammengefasst werden:

– Es werden Exponentialfunktionen mit bekannter Amplitude u₀ und bekannter Zeitkonstante τ als Stimuli für den Analog-Digital-Wandler verwendet.
– Die Ausgangscodes des Analog-Digital-Wandlers werden für die steigende und fallende Flanke über bestimmte Zeiträume aufaddiert.
– Aus den Differenzen der Summen ergeben sich der Nullpunktfehler und der Verstärkungsfehler, wobei nach der Differenzbildung noch eine Division mit einem bekannten Faktor durchgeführt wird.

Bestimmte Ausführungsbeispiele haben folgende Eigenschaften:

– Die Funktionswerte der Exponentialfunktion entsprechen den Ausgangskodes des zu testenden ADCs.
– Die Amplitude u0 entspricht der Anzahl der möglichen Ausgangscodes. Im Falle eines ADCs mit einer Auflösung von B bit gilt u₀ = 2^B·Schrittweite des Analog-Digital-Wandlers.
– Das exponentielle Eingangssignal des ADCs wird mit einer konstanten Datenrate fs abgetastet und in einen digitalen Ausgangscode gewandelt.
– Der zeitliche Abstand zwischen zwei abgetasteten Werten ist gleich Ts = 1/fs.
– Ein Zähler kontrolliert die Anzahl der abgetasteten Werte.
– Die bekannte Zeitkonstante τ entspricht N_τ = τ·fs Takten.
– Die Zeitspanne T1 entspricht N_T1 = In(2)τ·fs Takten.
– N_τ und N_T1 sind auf ganze Zahlen gerundete Größen.
– Der Digitalausgang des ADCs ist mit mindestens einem Akkumulator verbunden, welcher die Ausgangscodes für eine bestimmte Anzahl von Takten akkumuliert.
– Der Beginn und das Ende der Akkumulation wird durch eine Steuereinheit kontrolliert.
– Abhängig von dem Zählerstand, der Flanken und weiteren Ablaufbedingungen, werden die Akkumulatoren zu- und abgeschaltet.
– Eine Multiplikationseinheit skaliert die aus den Summen und Differenzen gewonnenen Werte auf die endgültige Größe.

Weitere Ausführungsbespiele haben folgende Eigenschaften:

1. Der zu testende ADC wird mit den fallenden und steigenden Flanken einer Exponentialfunktion gespeist.
2. Die Amplitude des Exponentialsignals ist bekannt.
4. Die Anordnung enthält mindestens ein Register, in dem die ADC-Ausgangswerte der fallenden Flanke, akkumuliert werden.
5. Die Anordnung enthält mindestens ein Register, in dem die ADC-Ausgangswerte der steigenden Flanke, akkumuliert werden.
6. Die Anordnung enthält eine Steuereinheit, die den Ablauf kontrolliert. Insbesondere regelt die Einheit, ob die Daten der steigenden oder fallenden Flanke bearbeitet werden, sowie die Zeitpunkte, zu denen die Akkumulation beginnt und endet.
7. Die Anordnung enthält eine Reihe von Recheneinheiten, zur Bildung von Summen, Differenzen, Quotienten und Produkten.
8. Enthält der Baustein einen Prozessor (central processing unit (CPU)), so können Teile der Recheneinheiten in dem Prozessor in Form eines Softwareprogramms abgebildet werden.

Claims

Verfahren zum Charakterisieren eines Analog-Digital-Wandlers, wobei der Analog-Digital-Wandler (4) zum Wandeln eines Eingangssignals (u_in) in ein digitales Ausgangssignal (out) eingerichtet ist, und das Verfahren folgende Schritte aufweist: – Anlegen eines Signals, das in einer ersten Phase (t_a – t_b) einen Verlauf einer steigenden Exponentialfunktion mit der eulerschen Zahl als Basis hat und in einer weiteren Phase (t_c – t_d) einen Verlauf einer fallenden Exponentialfunktion mit der eulerschen Zahl als Basis hat, als Eingangssignal (u_in) an den Analog-Digital-Wandler (4), – Integrieren des digitalen Ausgangssignals (out) während der ersten Phase (t_a – t_b) zu einer ersten Summe (S_steig), – Integrieren des digitalen Ausgangssignals (out) während der weiteren Phase (t_c – t_d) zu einer zweiten Summe (S_fall), – Berechnen aus der ersten Summe und der zweiten Summe zumindest einen der Parameter Verstärkungsfehler des Analog-Digital-Wandlers und Nullpunktfehler des Analog-Digital-Wandlers.
Verfahren nach Anspruch 1, wobei die steigende Exponentialfunktion und die fallende Exponentialfunktion die gleiche Zeitkonstante (τ) haben.
Verfahren nach einem der Ansprüche 1 bis 2, wobei im Analog-Digital-Wandler (4) das Eingangssignal mit einer konstanten Abtastfrequenz (fs) abgetastet wird.
Verfahren nach einem der Ansprüche 1 bis 3, wobei die steigende Exponentialfunktion die Form hat:
wobei t die Zeit, τ eine Zeitkonstante und u₀ eine Konstante ist, wobei u₀ kleiner oder gleich der Größe des Inputbereichs des Analog-Digital-Wandlers ist.
Verfahren nach einem der Ansprüche 1 bis 4, wobei die fallende Exponentialfunktion die Form hat: u(t) = u₀·e^(–t/τ), wobei t die Zeit, τ eine Zeitkonstante und u₀ eine Konstante ist, wobei u₀ kleiner oder gleich der Größe des Inputbereichs des Analog-Digital-Wandlers ist.
Verfahren nach einem der Ansprüche 1 bis 5, wobei für die zeitliche Länge T₁ der ersten Phase und für die zeitliche Länge T₂ der weiteren Phase gilt: T₁ = T₂ = In(2)·τ, wobei τ die Zeitkonstante der Exponentialfunktionen ist.
Verfahren nach einem Ansprüche 3 bis 5, wobei die Abtastfrequenz fs größer als 2^B·1/(T1), wobei T1 die zeitliche Länge der ersten Phase und B die Auflösung des Analog-Digital-Wandlers (4) ist.
Verfahren nach einem der Ansprüche 1 bis 7, wobei zum Berechnen sowohl die Summe aus erster Summe und zweiter Summe als auch die Differenz aus erster Summe und zweiter Summe gebildet wird.
Elektrische Schaltung (1) zum Charakterisieren eines Analog-Digital-Wandlers (4), wobei der Analog-Digital-Wandler zum Wandeln eines Eingangssignals (u_in) in ein digitales Ausgangssignal (out) eingerichtet ist, und die Schaltung (1) folgendes aufweist: – einen Generator (3) zum Erzeugen des Eingangssignals, das in einer ersten Phase einen Verlauf einer steigenden Exponentialfunktion mit der eulerschen Zahl als Basis hat und in einer weiteren Phase einen Verlauf einer fallenden Exponentialfunktion mit der eulerschen Zahl als Basis hat, – einen Integrator (53, 54, 57, 58, 591) zum Integrieren des digitalen Ausgangssignals (out) während der ersten Phase (t_a – t_b) zu einer ersten Summe (S_steig), und zum Integrieren des digitalen Ausgangssignals (out) während der weiteren Phase (t_c – t_d) zu einer zweiten Summe (S_fall), – eine Berechnungseinheit (5) zum Berechnen aus der ersten Summe (S_steig) und der zweiten Summe (S_fall) zumindest einen der Parameter Verstärkungsfehler des Analog-Digital-Wandlers (4) und Nullpunktfehler des Analog-Digital-Wandlers (4).
Elektrische Schaltung nach Anspruch 9, wobei die steigende Exponentialfunktion und die fallende Exponentialfunktion die gleiche Zeitkonstante (τ) haben.
Elektrische Schaltung nach einem der Ansprüche 9 bis 10, wobei der Analog-Digital-Wandler das Eingangssignal zum Abtasten mit einer konstanten Abtastfrequenz (fs) eingerichtet ist.
Elektrische Schaltung nach einem der Ansprüche 9 bis 11, wobei die steigende Exponentialfunktion die Form hat:
wobei t die Zeit, τ eine Zeitkonstante und u0 eine Konstante ist, wobei u₀/2 gleich der Größe des Inputbereichs des Analog-Digital-Wandlers ist.
Elektrische Schaltung nach einem der Ansprüche 9 bis 11, wobei die fallende Exponentialfunktion die Form hat: u(t) = u₀·e^(–t/τ), wobei t die Zeit, τ eine Zeitkonstante und u₀ eine Konstante ist, wobei u₀ kleiner oder gleich der Größe des Inputbereichs des Analog-Digital-Wandlers ist.
Elektrische Schaltung nach einem der Ansprüche 9 bis 13, wobei für die zeitliche Länge T₁ der ersten Phase und für die zeitliche Länge T₂ der zweiten Phase gilt: T₁ = T₂ = In(2)·τ, wobei τ die Zeitkonstante der Exponentialfunktionen ist.
Elektrische Schaltung nach einem Ansprüche 11 bis 14, wobei die Abtastfrequenz fs größer als 2^B·1/(T₁), wobei T₁ die zeitliche Länge der ersten Phase und B die Auflösung des Analog-Digital-Wandlers ist.
Elektrische Schaltung nach einem der Ansprüche 9 bis 15, die monolithisch zusammen mit dem Analog-Digital-Wandler (4) in einer integrierten Schaltung integriert ist.
Elektrische Schaltung nach einem der Ansprüche 9 bis 16, wobei die Berechnungseinheit sowohl eine Summenbildungseinheit (61) zum Berechnen der Summe aus erster Summe und zweiter Summe als auch eine Differenzbildungseinheit (63) zum Bilden der Differenz aus erster Summe und zweiter Summe aufweist.