DE102011108933A1

DE102011108933A1 - Sichere Speicherung durch interneBetriebssicherstellung

Info

Publication number: DE102011108933A1
Application number: DE102011108933A
Authority: DE
Inventors: Simon Brewerton; Neil Stuart Hastie; Alfred Eder; Glenn Ashley Farrall; Paul Hubbert; Klaus Oberlaender; Antonio Vilela; Robert Wiesner
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2010-07-30
Filing date: 2011-07-29
Publication date: 2012-02-02
Anticipated expiration: 2031-07-30
Also published as: CN102347083B; US20120030531A1; US8560899B2; CN102347083A; DE102011108933B4

Abstract

Die offenbarte Erfindung stellt eine Struktur und ein Verfahren zum Ermitteln von Adressleitungs (z. B. Wortleitungs-, Bitleitungs-)Speicherausfällen bereit. Bei einer Ausführungsform weisen das Verfahren und die Struktur das Erzeugen einer Adress-Signatur durch Neucodieren eines intern erzeugten Adress-Signals aus aktivierten Elementen (z. B. Wortleitungen) in einem Speicherarray auf. Die neu erzeugte Adress-Signatur kann mit einer angeforderten Speicheradressstelle verglichen werden. Wenn die neu erzeugte Adress-Signatur und die Speicherstelle gleich sind, liegt in dem Speicherarray kein Fehler vor, wenn jedoch die neu erzeugte Adress-Signatur und die Speicherstelle nicht gleich sind, liegt ein Fehler in dem Speicherarray vor. Demgemäß stellt das Neucodieren einer Adress-Signatur einen geschlossenen Prüfkreislauf bereit, dass eine Wortleitung und/oder Bitleitung, die tatsächlich in einem Speicherarray aktiviert wurde, die korrekte angeforderte Wortleitung und/oder Bitleitung war, dass keine weiteren Wortleitungen oder Bitleitungen ebenfalls angesteuert wurden, und dass die Wortleitung und/oder Bitleitung kontinuierlich ist.

Description

Die vorliegende Erfindung bezieht sich im Allgemeinen auf einen Computerspeicher und im Besonderen auf Mehrbit-Fehlerermittlung in einem Computerspeicher.
Computer werden bei Transportsystemen des Standes der Technik häufig für sicherheitskritische Funktionen verwendet. Computer können mit Sensorsystemen gekoppelt werden, die so konfiguriert sind, dass sie den Betrieb des Transportsystems abfühlen und auf mögliche gefährliche Situationen mit einer Geschwindigkeit und einer Zuverlässigkeit reagieren, die menschliches Leistungsvermögen übersteigen. Beispielsweise kann in Fahrzeugen ein computerbasierter Sensor verwendet werden, um den Betrieb von Airbags, Bremssystemen, etc zu regeln.
Sicherheitskritische Computersysteme stützen sich für ordnungsgemäßen Betrieb häufig auf Daten, die in einem Speicher (z. B. Flash, SRAM, DRAM, etc.) gespeichert sind. Ein Fehlerkorrekturcode (Error Correction Code; ECC) kann implementiert werden, um die Zuverlässigkeit von Speichern, die zum Durchführen sicherheitskritischer Funktionen verwendet werden, durch Ermitteln und Korrigieren von Speicherzellenfehlern zu verbessern. Einige Fehlerkorrekturcodes können verwendet werden, um Einzelbitfehler zu ermitteln und zu korrigieren (z. B. kann ein ungültiges Bit in einem bestimmten Speicherwort von SECDED korrigiert und ermittelt werden). Andere, ausgefeiltere Fehlerkorrekturcodes ermöglichen die Ermittlung und/oder Korrektur von Doppelbitfehlern (z. B. können zwei ungültige Bits in einem bestimmten Speicherwort von DECTED korrigiert und ermittelt werden), oder sogar Mehrbitfehlern (z. B. Dreibitfehlern).
1 zeigt ein Blockdiagramm 100, das einen beispielhaften Speicherblock 102 zeigt, der so konfiguriert ist, dass er einen Fehlerkorrekturmechanismus unter Verwendung von Fehlerkorrekturcode (ECC) implementiert. Wie in 1 gezeigt ist, kann der Speicherblock 102 ein Speicherarray 104 aufweisen, bei dem mehrere Bitleitungen von einem Leseverstärker 106 aktiviert werden, und mehrere Wortleitungen von einem Zeilendecoder 108 aktiviert werden. Entsprechende (nicht gezeigte) MOS-Transistorvorrichtungen, die so konfiguriert sind, dass sie Ladungen speichern, die Datenbits entsprechen, können einen ersten Anschluss aufweisen, der an eine Bitleitung gekoppelt ist, einen zweiten Anschluss, der an eine gemeinsame oder einzelne Source-Leitung gekoppelt ist, und ein Gate, das an eine Wortleitung gekoppelt ist.
Um Fehlerkorrektur durchzuführen, ist das Speicherarray 104 so konfiguriert, dass es Datenfelder, die Daten enthalten, zusammen mit ECC-Informationsbits, die ein oder mehr Prüfbits und/oder Paritätsbits enthalten, speichert. Daher weist das Speicherarray 104 im Allgemeinen eine Vielzahl von Bitleitungen auf, die beim Speichern von Datenbits verwendet werden, und eine Vielzahl von Bitleitungen, die beim Speichern von ECC-Informationen verwendet werden.
Beim Lesen von Daten werden die Datenspeicheradressen, in die Informationsbits zu schreiben sind, zusammen mit ECC-Speicheradressen gesendet. Die Daten- und ECC-Speicheradressen werden lokal durch den Adressdecoder 116 bzw. die Adress-ECC-Prüfung 114 geprüft, bevor die angeforderten Wort- und Bitleitungen decodiert werden. Die Datenbits und die ECC-Informationsbits werden dann aus einer Adresse des Speicherarrays 104 durch selektives Aktivieren einer Wortleitung (mit dem Zeilendecoder 108) und einer Bitleitung (mit dem Leseverstärker 106) ausgelesen. insbesondere kann während einer Lese-Operation eine Wortleitung auf einen hohen Datenzustand gesetzt werden, wodurch das Gate einer MOS-Transistorvorrichtung aktiviert und verursacht wird, dass in dem Transistor gespeicherte Daten an eine Bitleitung getrieben werden. ECC-Informationsbits, die aus dem Speicherarray gelesen werden, können verwendet werden, um einen Fehler in assoziierten Datenbits, die aus dem Speicherarray ausgelesen werden, zu ermitteln und zu korrigieren.
Ähnlich werden beim Schreiben von Daten Datenbits und ECC-Informationsbits durch selektives Aktivieren einer Wortleitung (mit dem Zeilendecoder 108) und einer oder mehrerer Bitleitungen (mit dem Leseverstärker 106) in das Speichermodul geschrieben. Beispielsweise kann eine Spannung, die größer ist, als die Schwellenspannung einer MOS-Transistorvorrichtung, an eine Wortleitung angelegt werden, wodurch der Transistor an die Bitleitung gekoppelt wird. Eine Bitleitung wird dann an das massefreie Gate angehoben, was dazu führt, dass Elektronen oder Löcher injiziert werden. ECC-Informationsbits können während des Schreibprozesses für Datenbits, die in das Speicherarray geschrieben werden, berechnet und an Speicherstellen, die mit den Datenbits assoziiert sind, geschrieben werden.
Die Erfindung löst sich in o. g. Kontext ergebende Probleme durch die Gegenstände der unabhängigen Ansprüche. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Gemäß einem Aspekt der Erfindung wird ein Speicherblock bereitgestellt, mit
einer Host-Verarbeitungseinheit, die so konfiguriert ist, dass sie eine Speicheroperationsanfrage, die eine angeforderte Speicheradresse enthält, bereitstellt;
einem ersten Speicherarray mit einer Vielzahl von Adressleitungen;
einem ersten Adressdecoder, der so konfiguriert ist, dass er die angeforderte Speicheradresse empfängt und eine entsprechende Adressleitung, die mit der angeforderten Speicheradresse assoziiert ist, selektiv aktiviert; und
einem Adress-Signatur-Generator, der so konfiguriert ist, dass er die Speicheroperationsanfrage empfängt und des Weiteren so konfiguriert ist, dass er eine Adress-Signatur basierend auf der aktivierten Adressleitung erzeugt und die erzeugte Adress-Signatur und die angeforderte Speicheradresse vergleicht,
wobei ein Fehlersignal erzeugt wird, wenn die Adressleitungen der erzeugten Adress-Signatur nicht dieselben sind wie die Adressleitungen der angeforderten Speicheradresse.
Vorteilhaft weist der Adress-Signatur-Generator auf:
ein zweites Speicherarray, das so konfiguriert ist, dass es zusätzliche Adressinformationen speichert; und
einen Adresskomparator, der so konfiguriert ist, dass er die erzeugte Adress-Signatur und die angeforderte Speicheradresse empfängt, die erzeugte Adress-Signatur und die angeforderte Speicheradresse vergleicht, und das Fehlersignal erzeugt.
Vorteilhaft weist das zweite Speicherarray einen Nur-Lese-Speicher (Read Only Memory (ROM)) auf, wobei die zusätzlichen Adressinformationen die Adress-Signatur enthalten.
Vorteilhaft weist der Adress-Signatur-Generator auf:
einen zweiten Adressdecoder, der so konfiguriert ist, dass er die Speicheroperationsanfrage empfängt und Wortleitungsaktivierungssignale erzeugt, die die Wortleitungen anzeigen, die basierend auf der empfangenen Speicheroperationsanfrage zu erzeugen sind; und
eine Logikschaltung, die an das erste Speicherarray und den zweiten Adressdecoder gekoppelt ist,
wobei die Logikschaltung so konfiguriert ist, dass sie Wortleitungsaktivierungssignale von dem ersten Speicherarray und die erzeugten Wortleitungsaktivierungssignale von dem zweiten Adressdecoder empfängt, und dass sie fälschlich aktivierte Wortleitungen daraus ermittelt.
Vorteilhaft weist das Logikgate ein exklusives ODER (exclusive OR) Gate auf.
Vorteilhaft weist das erste Speicherarray eine Vielzahl von im Wesentlichen parallelen Wortleitungen auf, die von einem Zeilendecoder getrieben werden, der an ein erstes Ende der Vielzahl von Wortleitungen gekoppelt ist, und wobei
der Adress-Signatur-Generator an ein zweites dem Zeilendecoder gegenüberliegendes Ende der Vielzahl von Wortleitungen gekoppelt ist.
Vorteilhaft weist das erste Speicherarray eine Vielzahl von im Wesentlichen parallelen Bitleitungen auf, die im Wesentlichen senkrecht zu der Vielzahl von Wortleitungen sind, die von einem Leseverstärker gelesen werden, der an ein erstes Ende der Vielzahl von Bitleitungen gekoppelt ist, und wobei
ein zweiter Adress-Signatur-Generator an ein zweites dem Leseverstärker gegenüberliegendes Ende der Vielzahl von Bitleitungen gekoppelt ist.
Vorteilhaft umfaßt die Adress-Signatur eine unkomprimierte Adresse oder ein verlustloses Codieren der erzeugten Adresse.
Vorteilhaft wird bei Erzeugung eines Fehlersignals der Host-Verarbeitungseinheit Buskabelsteuerung gestattet, um das Schreiben von Daten in das erste Speicherarray erneut zu versuchen.
Vorteilhaft weist der Speicherblock des Weiteren eine Testschaltung auf, die so konfiguriert ist, dass sie selektiv eine fehlerhafte Adress-Signatur erzeugt, die an den Adresskomparator geliefert werden kann, wodurch absichtlich verursacht wird, dass der Adresskomparator das Fehlersignal ausgibt.
Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren zum Ermitteln von Fehlern in einem Datenstrom bereitgestellt, der in einem Computersystem übertragen wird, wobei das Verfahren umfasst:
Vorsehen einer angeforderten Adressstelle in einem ersten Speicherarray für eine Speicheroperationsanfrage an einen Adressdecoder, der an das erste Speicherarray und einen Adress-Signatur-Generator gekoppelt ist;
Selektives Aktivieren einer oder mehrerer Adressleitungen in dem ersten Speicherarray basierend auf der angeforderten Adressstelle;
Erzeugen einer neu erzeugten Adress-Signatur basierend auf den selektiv aktivierten Adressleitungen; und
Vergleichen der angeforderten Adressstelle mit der neu erzeugten Adress-Signatur, wobei der Vergleich das Vorhandensein von Adressleitungsfehlern in dem ersten Speicherarray identifiziert.
Vorteilhaft umfaßt die Adress-Signatur eine unkomprimierte Adresse oder ein verlustloses Codieren der neu erzeugten Adresse.
Vorteilhaft umfaßt das Erzeugen einer neu erzeugten Adress-Signatur:
Speichern einer Vielzahl von Datenbits, die zusätzliche Adressinformationen haben, in einem zweiten Speicherarray, wobei entsprechende Datenbits Adressinformationen enthalten, die der Adress-Signatur einer Wortleitung entsprechen; und
selektives Ausgeben der gespeicherten zusätzlichen Adressinformationen basierend auf Aktivierung der Wortleitung.
Vorteilhaft weist das zweite Speicherarray einen Nur-Lese-Speicher (ROM) auf.
Vorteilhaft weist das erste Speicherarray eine Vielzahl von im Wesentlichen parallelen Wortleitungen auf, die von einem Zeilendecoder getrieben werden, der an ein erstes Ende der Vielzahl von Wortleitungen gekoppelt ist, und wobei
der erste Adress-Signatur-Generator an ein zweites dem Zeilendecoder gegenüberliegendes Ende der Vielzahl von Wortleitungen gekoppelt ist.
Vorteilhaft weist das erste Speicherarray eine Vielzahl von im Wesentlichen parallelen Bitleitungen auf, die im Wesentlichen senkrecht zu der Vielzahl von Wortleitungen sind, die von einem Leseverstärker gelesen werden, der an ein erstes Ende der Vielzahl von Bitleitungen gekoppelt ist, und wobei
ein zweiter Adress-Signatur-Generator an ein zweites dem Leseverstärker gegenüberliegendes Ende der Vielzahl von Bitleitungen gekoppelt ist.
Vorteilhaft umfaßt das Verfahren des Weiteren:
selektives Erzeugen einer fehlerhaften Adress-Signatur, die anstelle der erzeugten Adress-Signatur zum Vergleich mit der angeforderten Adressstelle vorgesehen werden kann,
wobei die fehlerhafte Adress-Signatur verwendet werden kann, um die Testoperation des Vergleichs zu testen.
Vorteilhaft umfaßt das Verfahren des Weiteren das erneute Versuchen des Schreibens von Daten in das erste Speicherarray nach Identifizierung der Adressleitungsfehler in dem ersten Speicherarray.
Gemäß einem weiteren Aspekt wird ein Speicherblock bereitgestellt mit:
einem Neucodierungsmechanismus, der an eine Vielzahl von im Wesentlichen parallelen Adressleitungen gekoppelt ist, die in einem elektronischen Speicherarray mit einer Matrixstruktur enthalten sind, und der so konfiguriert ist, dass er eine Adress-Signatur basierend auf einer oder mehreren der Vielzahl von Adressleitungen, die tatsächlich während einer elektronischen Speicheroperation aktiviert sind, neu erzeugt.
Vorteilhaft weist der Speicherblock des Weiteren auf:
einen Komparator, der so konfiguriert ist, dass er die neu erzeugte Adress-Signatur und eine angeforderte Speicheradresse vergleicht,
wobei, wenn die Adressleitungen der neu erzeugten Adress-Signatur dieselben sind wie die Adresse der angeforderten Speicheradresse, kein Adressleitungsfehler vorliegt; und
wobei, wenn die Adressleitungen der neu erzeugten Adress-Signatur nicht dieselben sind, wie die Adresse der angeforderten Speicheradresse, ein Adressleitungsfehler vorliegt.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 zeigt ein Blockdiagramm eines Speicherarrays, das Datenbits und Fehlerkorrekturcodebits enthält.
2 zeigt ein Blockdiagramm eines Speicherblocks mit einem Adresssignaturgenerator, der so konfiguriert ist, dass er Adressleitungsausfälle ermittelt, die eine Vielzahl von Speicherzellenausfällen erzeugen.
3 zeigt ein bestimmtes Beispiel des Betriebs eines Adresssignaturgenerators, wie er vorliegend vorgesehen ist.
4 zeigt eine Ausführungsform eines vorliegend vorgesehenen Speicherblocks, wobei der Adresssignaturgenerator einen Adressdecoder aufweist, der so konfiguriert ist, dass er eine XOR-Logikschaltung treibt.
5 zeigt eine alternative Ausführungsform eines vorliegend vorgesehenen Speicherblocks, wobei der Adresssignaturgenerator einen zweiten Speicher aufweist, der an einen Adresskomparator gekoppelt ist.
6 zeigt ein Blockdiagramm einer Ausführungsform eines Sensorsystems mit einer Messschaltung zum Ermitteln kapazitiver und resistiver Bauelemente einer Messvorrichtung.
7 ist ein Flussdiagramm, das ein beispielhaftes Verfahren zum Ermitteln von Adressleitungsfehlern zeigt, die Mehrbitausfälle in einem Datenstrom verursachen, der in einem Computersystem übertragen wird.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Die vorliegende Erfindung wird nun unter Bezug auf die beigefügten Figuren der Zeichnung beschrieben, wobei durchwegs gleiche Bezugszeichen verwendet werden, um gleiche Elemente zu bezeichnen, und wobei die gezeigten Strukturen und Vorrichtungen nicht zwangsläufig maßstabsgetreu sind.
Fehlerkorrekturcode (Error Correction Code; ECC) ist weit verbreitet, um die Integrität von Daten, die an einen und von einem digitalen Speicher übertragen werden, zu erhöhen. Obwohl das Schützen gespeicherter Daten mittels ECC vor zellbasierten Ausfällen schützt (z. B. Einzelbitausfällen, Doppelbitausfällen, etc.) bietet es keine hohe Diagnoseabdeckung von Adressleitungs-Speicherausfällen, die typischerweise fälschliche Mehrbitausfälle (z. B. Unterbrechungen in Wortleitungen, überkreuzte Leitungen, offene Leitungen, kurzgeschlossene Leitungen, etc.) erzeugen. Wenn beispielsweise eine Vielzahl von Speicherzellen aufgrund eines Ausfalls in einer Wortleitung (z. B. einer kreuzgekoppelten Wortleitung, die zur Aktivierung mehrerer Wortleitungen führt, die der angeforderten Speicheradresse nicht entsprechen) fehlerhaft geworden ist, kann es nicht möglich sein, mittels herkömmlichen ECCs die Ermittlung oder Korrektur der Fehler durchzuführen.
Demgemäß sind hier ein Verfahren und eine Struktur zum Ermitteln von Mehrbit-Adressleitungs (z. B. Wortleitungs, Bitleitungs)-Speicherausfällen offenbart. Das Verfahren und die Struktur umfassen das Erzeugen einer Adress-Signatur durch Neucodieren eines intern erzeugten Adress-Signals aus aktivierten Elementen (z. B. Wortleitungen) in einem Speicherarray, und das Vergleichen der erzeugten Adress-Signatur mit einer gewünschten Speicheradresse, die angefordert wurde. Das Erzeugen (z. B. Neucodieren) einer Adress-Signatur stellt einen geschlossenen Prüfkreislauf bereit, dass eine Wortleitung und/oder Bitleitung, die tatsächlich in einem Speicherarray aktiviert wurde, die angeforderte Wortleitung und/oder Bitleitung war, dass keine anderen Wortleitungen oder Bitleitungen ebenfalls angesteuert wurden, und dass die Wortleitung und/oder Bitleitung kontinuierlich ist. Daher stellt, wie hier vorgesehen, der Vergleich einer neu erzeugten Adress-Signatur mit einer angeforderten Speicheradresse sicher, dass eine aktivierte Adressleitung (z. B. eine aktivierte Wortleitung und/oder Bitleitung) tatsächlich einer angeforderten Speicheradresse (z. B. einer angeforderten Wortleitung und/oder Bitleitung) entspricht.
Insbesondere kann bei einer Ausführungsform ein Speicherblock so konfiguriert sein, dass er einen Adress-Signatur-Generator aufweist, der elektrisch an Adressleitungen eines ersten Speicherarrays (z. B. eines SRAM, Flash, FeRAM, etc.) gekoppelt ist. Der Adress-Signatur-Generator ist so konfiguriert, dass er eine Adress-Signatur aus tatsächlich ausgewählten Adressleitungen und/oder assoziierten Signalen in dem ersten Speicherarray neu erzeugt. Eine Vergleichsschaltung kann dann verwendet werden, um die neu erzeugte Adress-Signatur mit der angeforderten Speicheradressstelle zu vergleichen, um sicherzustellen, dass die tatsächlich ausgewählte Wortleitung und/oder Bitleitung in dem ersten Speicherarray die tatsächlich angeforderte Wortleitung und/oder Bitleitung war. Bei einer Ausführungsform kann die Vergleichsschaltung auch so konfiguriert sein, dass sie ein Fehlersignal liefert (z. B. an einen Host-Prozessor), wenn die neu erzeugte Adress-Signatur anzeigt, dass die tatsächlich aktivierten Adressleitungen (d. h. die durch die neu erzeugte Adress-Signatur angezeigten) den angeforderten Speicheradressleitungen nicht entsprechen.
Es ist selbstverständlich, dass, obwohl die vorliegenden Figuren (z. B. 2–6) einen Adress-Signatur-Generator beschreiben, der verwendet werden kann, um eine Adress-Signatur basierend auf aktivierten Wortleitungen zu erzeugen, alternativ ein Adress-Signatur-Generator verwendet werden kann, um eine Adress-Signatur basierend auf aktivierten Bitleitungen zu erzeugen, um Mehrbit-Bitleitungsfehler zu ermitteln (z. B. kann ein Adress-Signatur-Generator am Ende der Bitleitungen konfiguriert sein, um eine Adress-Signatur nach Aktivierung einer oder mehrerer Bitleitungen zurückzusenden).
2 zeigt ein Blockdiagramm 200 eines Speicherblocks 202 mit einer internen Konfiguration zum Ermitteln von Adressleitungsausfällen. Wie in 2 gezeigt ist, weist der Speicherblock 202 einen Adress-Signatur-Generator 204 auf, der an ein erstes Speicherarray 206 gekoppelt ist. Bei einer Ausführungsform kann das erste Speicherarray 206 eine Matrixstruktur mit im Wesentlichen parallelen Wortleitungen aufweisen, die sich in einer ersten Richtung erstrecken und von einer Wortleitungsaktivierungsschaltung 216 getrieben werden, die an ein Ende der Wortleitungen gekoppelt ist. Das erste Speicherarray 206 kann auch eine Vielzahl von im Wesentlichen parallelen Bitleitungen aufweisen, die sich in einer zweiten Richtung erstrecken, die im Wesentlichen parallel zu der ersten Richtung ist, und von einer Bitleitungsaktivierungsschaltung 214 getrieben werden, die an ein Ende der Bitleitungen gekoppelt ist. Wie in 2 gezeigt ist, kann das erste Speicherarray typischerweise eine Vielzahl von Türmen mit einer bestimmten Anzahl von Bits (z. B. 256 Bits) plus einigen zusätzlichen Bits für den Fehlerermittlungscode aufweisen.
Während der Speicherbetriebsanfragen (z. B. Lese- oder Schreib-Anfragen) können Daten, Fehlerkorrekturcode (ECC) und/oder eine angeforderte Speicheradresse an den Speicherblock 202 geliefert werden (z. B. von einer Host-Verarbeitungseinheit 222). Bei einer Ausführungsform können Daten, ECC und eine assoziierte Speicheradresse mittels einem oder mehreren Buskabeln an den Speicherblock 202 übertragen werden.
Ein Datenpuffer 208 kann so konfiguriert sein, dass er Daten von einem Datenbuskabel empfängt und die Daten während der Bewegung an das erste Speicherarray 206 temporär hält. Ähnlich kann ein ECC-Block 210 so konfiguriert sein, dass er ECC mit Prüfbits und/oder Paritätsbits empfängt, die ebenfalls an eine Speicherstelle in dem ersten Speicherarray 206 zu schreiben sind. Bei einer Ausführungsform kann der ECC-Block 210 des Weiteren so konfiguriert sein, dass er Daten korrigiert, die in das erste Speicherarray 206 geschrieben und/oder daraus ausgelesen werden (z. B. können ECC-Prüfbits von dem ECC-Block 210 vor dem Schreiben von Daten in das erste Speicherarray 206 berechnet werden).
Ein erster Adressdecoder 212 kann so konfiguriert sein, dass er eine Adresse von einem Adressbuskabel empfängt, wobei die Adresse einer Speicherstelle in dem ersten Speicherarray 206 entspricht. Basierend auf der empfangenen Adresse können eine Bitleitung und eine Wortleitung in dem ersten Speicherarray 206 selektiv aktiviert werden (z. B. durch die Bitleitungsaktivierungsschaltung 214 und/oder die Wortleitungsaktivierungsschaltung 216), um die Daten an die Speicherstelle zu schreiben oder davon auszulesen).
Bei einer Ausführungsform kann der Adress-Signatur-Generator 204 an die Enden entsprechender Wortleitungen des ersten Speicherarrays 206 gekoppelt sein. Bei einer solchen Ausführungsform kann der Adress-Signatur-Generator 204 bei Aktivierung einer Wortleitung aktiviert werden. Der Adress-Signatur-Generator 204 kann so konfiguriert sein, dass er bei Aktivierung eine Adress-Signatur basierend auf der/den tatsächlich aktivierten Wortleitung(en) erzeugt. Bei einer Ausführungsform kann die erzeugte Adress-Signatur eine verlustlose Codierung einer neu erzeugten Adresse umfassen. Bei einer alternativen Ausführungsform kann die erzeugte Adress-Signatur eine unkomprimierte Adresse aufweisen. Bei einer noch weiteren Ausführungsform kann die erzeugte Adress-Signatur breiter sein, als die tatsächliche Adresse, um mehrere Wortleitungs- und/oder Bitleitungs-Auswahlen zu ermitteln.
Die erzeugte Adress-Signatur kann mit der angeforderten Adresse verglichen werden, um Wortleitungsfehler in dem ersten Speicherarray 206 zu ermitteln (z. B. Wortleitungen mit Unterbrechungen oder einer zu hohen Impedanz, um zu gestatten, dass Lese-/Schreibströme sie aktivieren). Bei einer Ausführungsform kann der Adress-Signatur-Generator 204 so konfiguriert sein, dass er den Vergleich durchführt (z. B. mittels einer Komparatorschaltung). Bei einer anderen Ausführungsform kann der Vergleich von einer separaten Verarbeitungseinheit (z. B. einem Host-Prozessor) bestimmt werden. Wie in 2 gezeigt ist, ist ein Adress-Signatur-Puffer 220 so konfiguriert, dass er die erzeugte Adress-Signatur von dem Adress-Signatur-Generator 204 empfängt und die erzeugte Adress-Signatur während der Bewegung an eine (nicht gezeigte) Vergleichsschaltung temporär hält.
Bei einer Ausführungsform kann die erzeugte Adress-Signatur mit der angeforderten Adresse auf jedem assoziierten Datenpaket verglichen werden, so dass die Konsistenz der Adresse bei jedem Zugriff hergestellt werden kann. Wenn die neu erzeugte Adress-Signatur und die assoziierte angeforderte Adresse gleich sind (z. B. anzeigen, dass dieselbe Wortleitung zu aktivieren ist), liegt kein Fehler bei der Lese- oder Schreib-Operation vor. Wenn jedoch die neu erzeugte Adress-Signatur und die assoziierte angeforderte Adresse nicht gleich sind (z. B. anzeigen, dass andere Wortleitungen aktiviert wurden, als angefordert wurden), liegt bei der Schreib- und/oder Lese-Operation ein Fehler vor und ein Fehlersignal, das einen Fehler bei der Speicherlese- und/oder -schreib-Operation anzeigt, kann an eine (nicht gezeigte) Host-CPU geliefert werden. Bei einer Ausführungsform kann der Host bei Ermittlung eines Fehlers Kanalsteuerung (d. h. Buskanalsteuerung) erhalten, um die Lese- und/oder Schreib-Operation noch einmal zu versuchen, wodurch Stillstand und andere Ausnahmefälle ohne Einschränkungen bei der Hardware-Implementierung vermieden werden.
Bei einer anderen Ausführungsform kann durch Erzeugen einer Adresse für jede Datenpaket-Schreibanforderung der Adress-Signatur-Generator eine frühzeitige Ermittlung von Schreibfehlern an dem jeweiligen Einsatzort vorsehen. Diese frühzeitige Ermittlung ermöglicht die Lokalisierung des Fehlers und gestattet, dass der Wiederherstellungsmechanismus verwendet wird, um den Fehler zu diesem Zeitpunkt zu korrigieren (gestattet z. B. dass Daten an eine andere Adresse in dem Speicherarray oder in einen anderen Speicherblock geschrieben werden).
Demgemäß ist, wie in 2 gezeigt ist, ein geschlossener Prüfkreislauf in der internen Struktur eines Speicherblocks vorgesehen, um adressbezogene Ausfälle abzuschwächen. Der geschlossene Prüfkreislauf stellt sicher, dass eine in dem ersten Speicher ausgewählte Lese- oder Schreibadressenanforderung die richtige Speicheradresse ist.
Obwohl 2 so gezeigt ist, dass der Adress-Signatur-Generator an Wortleitungen eines ersten Speicherarrays gekoppelt ist, ist selbstverständlich, dass ein separater Adress-Signatur-Generator ebenso oder alternativ an entsprechende Bitleitungen des ersten Speicherarrays gekoppelt werden kann, so dass der separate Adress-Signatur-Generator bei Aktivierung einer Bitleitung des Speicherarrays aktiviert wird.
Des Weiteren ist selbstverständlich, dass der hier beschriebene Neucodierungsmechanismus für einen weiten Bereich von Anwendungen verwendet werden kann, bei denen Lese- oder Schreibadressenanfragen involviert sind. Beispielsweise kann der Neucodierungsmechanismus (d. h. das Neucodieren einer Adress-Signatur) für einen weiten Bereich von Speichermedien verwendet werden, die SRAM, DRAM, Flash, FeRAM, ROM, etc. einschließen, jedoch nicht hierauf beschränkt sind. Bei einem anderen Beispiel kann der Neucodierungsmechanismus für jede decodierte Adresse verwendet werden, die für ein matrixbasiertes Speichersystem bereitgestellt wird. Bei noch einem anderen Beispiel kann der Neucodierungsmechanismus für jeden Speicher verwendet werden, der im Wesentlichen parallele Adressleitungen hat, enthalten in einem elektronischen Speicherarray mit einer Matrixstruktur. Bei einem weiteren Beispiel kann der Neucodierungsmechanismus verwendet werden, um Fehler in Displayleitungen (z. B. LCD-Displayleitungen), die SRAMs enthalten, die an eine oder mehrere organische Leuchtdioden (OLEDs) gekoppelt sind, zu ermitteln. Daher ist nicht beabsichtigt, dass die vorliegenden Figuren und Beispiele die Anwendung des Neucodierungsmechanismus einschränken.
Bei einer Ausführungsform kann der Adress-Signatur-Generator durch Erzeugen einer Adresse für jede Datenpaket-Schreibanfrage eine frühzeitige Ermittlung von Schreibfehlern an dem jeweiligen Einsatzort vorsehen. Diese frühzeitige Ermittlung ermöglicht die Lokalisierung des Fehlers und gestattet, dass der Wiederherstellungsmechanismus verwendet wird, um den Fehler zu diesem Zeitpunkt zu korrigieren (gestattet z. B., dass Daten an eine alternative Adresse in dem Speicherarray oder in einen anderen Speicherblock geschrieben werden).
3 zeigt ein Blockdiagramm 300, das ein bestimmtes Beispiel des Betriebs eines hier vorgesehenen Adress-Signatur-Generators zeigt, wobei die Adress-Signatur als unkomprimierte Speicheradresse bezeichnet ist. Wie in 3 gezeigt ist, wird von einer Speicherzelle mit einer Adresse 0×0A000001 eine Lese-Operation angefordert. Bei einer Ausführungsform kann ein Host eine Adressanfrage an einen Adressdecoder 312 und an einen Adresskomparator 320 stellen.
Der Adressdecoder 312 decodiert die Adresse (0×0A000001) und sendet selektiv Aktivierungssignale an einen Zeilendecoder 316 und einen Leseverstärker 318, die an ein erstes Speicherarray 306 gekoppelt sind. Der Leseverstärker 318 aktiviert eine Bitleitung BL₁, die mit der angeforderten Speicheradresse assoziiert ist, während der Zeilendecoder 316 eine Wortleitung WL₁ aktiviert, die mit der angeforderten Speicheradresse assoziiert ist. Wie jedoch in 3 gezeigt ist, ist zwischen den Wortleitungen WL₁ und WL₂ ein Kurzschluss vorhanden, der dazu führt, das beide Wortleitungen WL₁ und WL₂ aktiviert werden.
Der Adress-Signatur-Generator 304 erzeugt eine Adress-Signatur der angeforderten Adresse neu aus den tatsächlich aktivierten Wortleitungen WL₁ und WL₂ in dem ersten Speicherarray 306. Bei einer Ausführungsform können die aktivierten Wortleitungen zu einer neu erzeugten Adress-Signatur führen, die anzeigt, dass die Wortleitungen WL₁ und WL₂ aktiviert worden sind.
Die angeforderte Adresse (0×0A000001) kann an einen zweiten Adressdecoder 324 geliefert werden, der so konfiguriert ist, dass er die angeforderte Adresse decodiert, um die angeforderten Wortleitungen, die zu aktivieren sind, anzuzeigen.
Die angeforderte Speicheradresse, die die Aktivierung der Wortleitung WL₁ anzeigt, und die neu erzeugte Adress-Signatur, die die Aktivierung der Wortleitungen WL₁ und WL₂ anzeigt, werden von dem Adresskomparator 320 empfangen. Da die angeforderten Speicheradress-Wortleitungen und die neu erzeugten Adress-Wortleitungen unterschiedlich sind, kann der Adresskomparator 320 einen Adress-Wortleitungs-bezogenen Fehler ermitteln (d. h., der Adresskomparator kann ermitteln, dass mehr Wortleitungen aktiviert wurden, als aktiviert werden sollten). Der Adresskomparator 320 kann daher ein Fehlersignal an die Host-Verarbeitungseinheit liefern, das einen Fehler bei der Lese-Operation anzeigt.
Alternativ (nicht gezeigt) wird, wenn die angeforderte Speicheradresse, die die Aktivierung der Wortleitung WL₁ anfordert, und die neu erzeugte Adress-Signatur, die die Aktivierung der Wortleitung WL₁ anzeigt, übereinstimmen, kein Fehler ermittelt und kein Fehlersignal an die Host-Verarbeitungseinheit zurückgesendet.
Bei verschiedenen Ausführungsformen kann der Adress-Signatur-Generator verschiedene Schaltungselemente aufweisen. Der Adress-Signatur-Generator kann beispielsweise bei einigen Ausführungsformen einen Adressdecoder aufweisen, der so konfiguriert ist, dass er eine Logikschaltung (die z. B. AND-, OR-, etc. Logikgates aufweist) treibt. Bei einer anderen Ausführungsform kann eine mathematische Berechnung, die Logikbäume am hinteren Ende verwendet, zur Neuerzeugung eines Adressdecoders verwendet werden. 4 bis 6 zeigen detailliertere Darstellungen verschiedener beispielhafter Ausführungsformen eines hier enthaltenen Adress-Signatur-Generators. Es ist selbstverständlich, dass die 4 bis 6 einige beispielhafte Ausführungsformen eines Adress-Signatur-Komparators zeigen, und dass nicht beabsichtigt ist, dass sie die Ausgestaltungen für einen möglichen Adress-Signatur-Generator, der hier vorgesehen ist, einschränken.
4 zeigt eine Ausführungsform 400 eines Speicherblocks 402, wobei der Adress-Signatur-Generator 404 einen ersten Adressdecoder aufweist, der so konfiguriert ist, dass er Wortleitungen in einem ersten Speicherarray 460 aktiviert, und einen zweiten, redundanten Adressdecoder 420, der so konfiguriert ist, dass er eine exklusive ODER (exclusive OR (XOR))-Logikschaltung 422 treibt, die so konfiguriert ist, dass sie einen XOR-Logikbaum implementiert. Wie in 4 gezeigt ist, ist ein Wortleitungstreiber 416 so konfiguriert, dass er die Wortleitungen des ersten Speicherarrays treibt, und ein zweiter redundanter Wortleitungstreiber ist so konfiguriert, dass er Wortleitungsadressen an die XOR-Logikschaltung 422 ausgibt. Die XOR-Logikschaltung 422 kann dann verwendet werden, um die Wortleitungen, die von der tatsächlich in dem Speicherarray 406 aktivierten physikalischen Wortleitung erzeugt wurden, mit den von dem zweiten redundanten Wortleitungstreiber erzeugten Wortleitungen zu vergleichen.
Insbesondere kann bei einer bestimmten Ausführungsform das XOR-Gate durch redundantes Decodieren der Adresse, die von einem Buskabel geliefert wird, mittels eines zweiten Adressdecoders implementiert werden, der in dem Adress-Signatur-Generator 404 enthalten ist. Die redundant decodierte Adresse kann für eine angeforderte Adresse angeben, welche Wortleitungen zu aktivieren sind, indem ein hoher Datenzustand für diese Wortleitungseingänge in die XOR-Logikschaltung 422 vorgesehen wird. Die redundant decodierte Adresse kann dann mit einer neu erzeugten Adresse, die aus tatsächlich ausgewählten Speicheradressen (z. B. aktivierten Wortleitungen und/oder Bitleitungen) erzeugt wird, von der XOR-Logikschaltung 422 verglichen werden, um einen Fehler bei den Wortleitungs- und/oder Bitleitungsauswahlen zu ermitteln.
Insbesondere kann ein n-dimensionaler XOR-Logikbaum (wobei n der Anzahl der vorhandenen Wortleitungen entspricht) so konfiguriert sein, dass er Signale von den n Wortleitungen in einem Speicherarray 406 empfängt und n Wortleitungssignale von dem zweiten Adressdecoder 420 empfängt. Demgemäß kann das XOR-Gate verwendet werden, um zu ermitteln, dass die richtige Wortleitung (d. h., die angeforderte Wortleitung) tatsächlich aktiviert ist.
Eine aktivierte Wortleitung kann beispielsweise ein hohes Datensignal aus dem tatsächlichen Speicherarray 406 und ein hohes Datensignal aus dem redundanten Adressdecoder 420 erzeugen, wodurch zwei hohe Datensignale einer XOR-Logikschaltung 422 zugeführt werden, was zu einem niedrigen Datenzustand führt, der anzeigt, dass kein Wortleitungsfehler vorhanden ist. Ähnlich kann eine nicht aktivierte Wortleitung ein niedriges Datensignal aus dem tatsächlichen Speicher und ein niedriges Datensignal aus dem redundanten Adressdecoder 420 erzeugen, wodurch zwei niedrige Datensignale der XOR-Logikschaltung 422 zugeführt werden, was zu einem niedrigen Datenzustand führt, der anzeigt, dass kein Wortleitungsfehler vorhanden ist. Alternativ werden, wenn die in dem tatsächlichen Speicherarray 406 aktivierte Wortleitung sich von der von dem redundanten Adressdecoder 420 bereitgestellten Wortleitung unterscheidet, ein hoher Datenzustand und ein niedriger Datenzustand in die XOR-Logikschaltung 422 eingegeben, was dazu führt, dass ein hoher Datenzustand aus dem XOR-Gate ausgegeben wird, was einen Fehler anzeigt.
Daher kann eine XOR-Logikschaltung 422 verwendet werden, um ein Fehlersignal zurückzusenden, wenn die ausgewählten Wortleitungen der neu erzeugten Adresse nicht gleich den tatsächlichen Wortleitungsauswahlen sind. Der redundante Adressdecoder und invers erzeugte Adressen gestatten die Verwendung einer einfachen Logikvorrichtung, um Mehrbitfehler zu ermitteln.
5 zeigt eine alternative Ausführungsform eines hier vorgesehenen Speicherblocks, wobei der Adress-Signatur-Generator 522 einen zweiten Speicher 512 aufweist, der an einen Adresskomparator 514 gekoppelt ist. Der zweite Speicher 512 kann so konfiguriert sein, dass er Adressinformationen (z. B. eine Adress-Signatur), die sich auf Lese- und/oder Schreibanfragen beziehen, speichert und bei Aktivierung (z. B. bei Erhalt einer Lese- oder Schreibanfrage an dem Speicherblock 504) eine Adress-Signatur der angeforderten Adresse an den Adresskomparator 514 sendet.
Der Adresskomparator 514 ist so konfiguriert, dass er die Adress-Signatur empfängt und sie mit der angeforderten Speicheradressstelle vergleicht. Bei einer Ausführungsform liegt, wenn die Adress-Signatur und die neu erzeugte Adresse gleich sind (d. h., wenn die Wortleitungen der erzeugten Adress-Signatur gleich den Wortleitungen der angeforderten Speicheradresse sind), bei der Lese- oder Schreib-Operation kein Fehler vor. Wenn jedoch die Adress-Signatur und die neu erzeugte Adresse nicht gleich sind (z. B., wenn die Wortleitungen der erzeugten Adress-Signatur nicht dieselben sind, wie die Wortleitungen der angeforderten Speicheradresse), liegt bei der Lese- oder Schreib-Operation ein Fehler vor und der Adress-Signatur-Generator ist so konfiguriert, dass er ein Fehlersignal an die Steuereinheit liefert, das einen Fehler bei der Lese- oder Schreib-Operation anzeigt.
Bei einer Ausführungsform kann das zweite Speicherarray 520 einen Nur-Lese-Speicher (Read Only Memory (ROM)) aufweisen. Der ROM kann so konfiguriert sein, dass er die ausgewählten Wortleitungen in eine Adress-Signatur neu codiert, die einen Zyklus später mit der erzeugten Adresse verglichen werden kann. Insbesondere kann der ROM so konfiguriert sein, dass er Datenbits (z. B. hohe Datenzustände, niedrige Datenzustände) mittels eines einzigen Transistors speichert. Indem eine Adress-Signatur decodierter Wortleitungen in ein ROM eingegeben wird, verursacht die Aktivierung von Wortleitungen, dass Daten aus dem ROM für jede Wortleitung, die angesteuert wird, geliefert werden. Für Daten, die aus dem ROM kommen, kann ein Algorithmus verwendet werden, um anzugeben, ob eine korrekte Wortleitung aktiviert wurde, oder ob mehrere andere Wortleitungen aktiviert wurden.
Bei einer Ausführungsform kann eine Vielzahl von Transistoren entweder in einem hohen Datenzustand oder einem niedrigen Datenzustand gehalten werden. Wenn eine Wortleitung aktiviert ist, gibt sie die gespeicherten Datenbits entsprechend einer aktivierten Wortleitung als Teil einer Adress-Signatur aus dem ROM aus. Eine komplette Adress-Signatur kann durch den kollektiven Ausgang einer Vielzahl von Transistoren erzeugt werden (z. B. indem 0en und 1en für nicht aktivierte bzw. aktivierte Wortleitungen ausgegeben werden). Ein ROM kann beispielsweise so konfiguriert sein, dass es eine Adress-Signatur basierend auf der Aktivierung einer Vielzahl von Wortleitungen neu erzeugt, die verursachen, dass das ROM hohe gespeicherte Daten, die mit den Wortleitungen assoziiert sind, an einen Komparator ausgibt. Das ROM kann auch so konfiguriert sein, dass es eine ungültige Voreinstellung hat, wenn seine assoziierte Wortleitung nicht ausgewählt ist.
Beispielsweise kann jede Wortleitung eines Speicherarrays 506 zwei entsprechende ROM-Zellen haben: ein erster Transistor einer ROM-Zelle kann so konfiguriert sein, dass er einen hohen Datenzustand speichert, der mit einer Wortleitung assoziiert ist, während ein zweiter Transistor einer ROM-Zelle so konfiguriert sein kann, dass er einen niedrigen Datenzustand speichert, der mit derselben Wortleitung assoziiert ist. Wenn die Wortleitungen aktiviert sind, wird der in dem ersten Transistor des ROMs gespeicherte hohe Datenzustand an den Adresskomparator als Teil einer Adress-Signatur geliefert. Wenn die Wortleitungen nicht aktiviert sind, wird der in dem zweiten Transistor des ROMs gespeicherte niedrige Datenzustand an den Adresskomparator als Teil einer Adress-Signatur geliefert. Daher kann, indem Signaturdaten decodierter Adressleitungen in ein ROM eingegeben werden, das ROM verwendet werden, um eine Adress-Signatur basierend auf selektiv aktivierten Wortleitungen und/oder Bitleitungen neu zu codieren.
Des Weiteren ist es selbstverständlich, dass das Verwenden eines ROMs als zweites Speicherarray 520 eine verbesserte Speicherdichte gegenüber alternativen Speichern (z. B. SRAMs, FeRAMs, etc.) bereitstellen kann, was zu einer wirtschaftlichen Art des Speicherns zusätzlicher adressbezogener Informationen im Vergleich zur Verwendung von SRAM Zellen für das Speichern von ECC-Bits führt. Beispielsweise kann das Verwenden eines ROMS zum Speichern von hohen und/oder niedrigen Datenzuständen zu wesentlichen Bereichseinsparungen im Vergleich zum Speichern von ECC in einem SRAM führen, da ein ROM ca. 1/6 der Größe einer SRAM Zelle aufweist.
Bei einer Ausführungsform ist jedes SRAM Array so konfiguriert, dass es ein assoziiertes ROM enthält. Bei einer anderen Ausführungsform können Bitleitungen mittels zusätzlicher ROMs oder durch die Verwendung doppelter Decodierung geschützt werden.
6 zeigt eine Ausführungsform eines SRAM Speicherarrays 600 mit einem hier vorgesehenen Adress-Signatur-Generator. Wie in 6 gezeigt ist, ist ein SRAM-Speicher so aufgebaut, dass er eine Vielzahl von getrennten SRAM-Kernen (602a, 602b, 602c, and 602d) enthält. Ein Zeilendecoder 604, der seitlich zwischen Kernen des SRAM-Speichers konfiguriert ist, ist so konfiguriert, dass er Wortleitungen der SRAM-Kerne treibt, die sich rechts und links des Decoders befinden (z. B. treibt der Zeilendecoder 604 die Wortleitungen des SRAM-Kerns 602a und die Wortleitungen des SRAM-Kerns 602b). Lesespeicher und Multiplexer 606, die vertikal zwischen Kernen des SRAM-Speichers konfiguriert sind, sind so konfiguriert, dass sie die Bitleitungen der SRAM-Kerne lesen, die sich über und unter dem Lesespeicher und den Multiplexern 606 befinden (z. B. lesen der Lesespeicher und die Multiplexer 606 die Bitleitungen des SRAM-Kerns 602a und die Bitleitungen des SRAM-Kerns 602c).
6 verwendet zwei Adress-Signatur-Generatoren 608a und 608b (z. B. ROM-Signatur-Generatoren), die sich an jedem Ende der Wortleitungen der SRAM-Kerne befinden, um Wortleitungsausfälle zu ermitteln. Das Vorsehen der Adress-Signatur-Generatoren 608a und 608b am Ende der SRAM-Kerne (z. B. 602a und 602b) gestattet, dass Fehler entlang der gesamten Länge der Wortleitungen (z. B. von dem Zeilendecoder bis zum Ende der Wortleitungen) ermittelt werden. in sicherheitskritischen Systemen kann ein Bedarf bestehen, Adresskomparatoren (z. B. 612a, 612b, 612c, 612d) in Echtzeit testen zu können, um den richtigen Betrieb sicherzustellen (z. B. kann ein steckengebliebener Komparator, der beständig einen hohen Datenzustand ausgibt, fälschlicherweise anzeigen, dass aus einer richtigen Adresse gelesen/in eine richtige Adresse geschrieben wird). Demgemäß können Testschaltungen (z. B. 610a und 610b) verwendet werden, um den Betrieb der Adresskomparatoren (z. B. 612a und 612b) zu testen. Entsprechende Testschaltungen (z. B. 610a) sind so konfiguriert, dass sie eine fehlerhafte Adress-Signatur erzeugen, die selektiv an den Adresskomparator (z. B. 612a) geliefert werden kann, wodurch ein Adressleitungsfehler in den SRAM-Kernen (z. B. 602a) simuliert wird. Das absichtliche Erzeugen einer fehlerhaften Adress-Signatur kann durchgeführt werden, um den Betrieb des Adresskomparators zu testen.
Beispielsweise erzeugt, wenn es in Adressleitungen eines Speichers keine Unterbrechungen gibt (z. B. alle Wortleitungen intakt sind), der Adress-Signatur-Generator (z. B. ROM) beständig eine „richtige” Adress-Signatur für den Adresskomparator und keine Fehler werden zurückgesendet. Das beständige Nichtfinden von Fehlern kann jedoch auch einem Fehler im Komparatorbetrieb geschuldet sein. Daher kann das absichtliche Senden einer fehlerhaften Adress-Signatur verwendet werden, um zu ermitteln, ob ein Fehler im Komparatorbetrieb vorliegt. Wenn beispielsweise eine fehlerhafte Adress-Signatur an den Komparator geliefert wird und der Vergleich nicht zu einem Fehlersignal führt, kann einfach festgestellt werden, dass der Adresskomparator nicht richtig funktioniert.
Wie in 6 gezeigt ist, sind die Testschaltungen 610a und 610b so konfiguriert, dass sie eine neu erzeugte Spaltenadress-Signatur und ein Testumkehrbit empfangen. Die Testschaltungen 610a und 610b sind so konfiguriert, dass sie die Spaltenadress-Signaturen, die von den Adress-Signatur-Generatoren 608a und 608b erzeugt werden, modifizieren. Beispielsweise können bei einer Ausführungsform die Testschaltungen 610a und 610b die Datenbits der von den Adress-Signatur-Generatoren 608a bzw. 608b erzeugten Adress-Signatur modifizieren (z. B. vertauschen). Die fälschlich modifizierten Adress-Signaturen können dann an den Adresskomparator 612a bzw. 612b ausgebeben werden, wo sie mit einer Spaltenadresse verglichen werden, um die Funktionsfähigkeit des Adresskomparators zu testen.
Bei einer Ausführungsform kann ein zweiter ”Testumkehr”-Mechanismus verwendet werden, um den Betriebsstatus des Adresskomparators in Echtzeit zu diagnostizieren, wodurch angegeben wird, ob Betriebsfehler bei dem Adresskomparator vorhanden sind. Die Testschaltungen 614a und 614b können beispielsweise auch und/oder alternativ so konfiguriert sein, dass sie eine neu erzeugte Zeilenadress-Signatur und ein Testumkehrbit empfangen. Die Testschaltungen 614a und 614b können ähnlich so konfiguriert sein, dass sie die von den Adress-Signatur-Generatoren erzeugten Zeilenadress-Signaturen fälschlich modifizieren, um eine falsche Zeilenadress-Signatur zu erzeugen.
7 ist ein Flussdiagramm, das ein beispielhaftes Verfahren zum Ermitteln von Adressleitungsfehlern zeigt, die Mehrbitausfälle in einem Datenstrom, der in einem Computersystem übertragen wird, hervorrufen. Insbesondere wird eine neu codierte Adress-Signatur aus aktivierten Bitleitungen und/oder Wortleitungen eines Speicherarrays mit jedem Lese- und/oder Schreibzugriff erzeugt. Die erzeugte Adress-Signatur wird mit einer angeforderten Adresse, die mit der Lese- oder Schreibanfrage assoziiert ist, auf jedem assoziierten Datenpaket verglichen, so dass die Konsistenz der Adressanfrage und der Signatur verifiziert werden kann.
Obwohl das Verfahren 700 unten als eine Reihe von Vorgängen oder Ereignissen gezeigt und beschrieben ist, ist es selbstverständlich, dass die gezeigte Reihenfolge der Vorgänge oder Ereignisse nicht in einschränkendem Sinn auszulegen ist. Einige Vorgänge können beispielsweise in anderer Reihenfolge und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen außer den hier gezeigten und/oder beschriebenen stattfinden. Außerdem ist es möglich, dass nicht alle gezeigten Vorgänge benötigt werden, um einen oder mehrere Aspekte oder Ausführungsformen der vorliegenden Offenbarung zu implementieren. Auch können einer oder mehrere der hier dargestellten Vorgänge in einem oder mehreren separaten Vorgängen und/oder Phasen durchgeführt werden.
Bei 702 wird eine Lese- oder Schreibadressenanforderung erzeugt. Die Lese- oder Schreibadressenanforderung kann im Ansprechen auf eine Lese- oder Schreibanforderung von einer Host-CPU erzeugt werden. Die Lese- oder Schreibanforderung gibt eine Speicheradressstelle (z. B. 0×0A0001) in einem ersten Speicherarray an, von der Daten zu lesen oder an die Daten zu schreiben sind. Bei einer Ausführungsform kann die Anfrage an ein erstes Speicherarray gestellt werden, das eine Vielzahl von im Wesentlichen parallelen Wortleitungen aufweist, die von einem Zeilendecoder getrieben werden, der an ein erstes Ende der Vielzahl von Wortleitungen gekoppelt ist, und eine Vielzahl von im Wesentlichen parallelen Bitleitungen, die senkrecht zu der Vielzahl von Wortleitungen sind und von einem Leseverstärker gelesen werden, der an ein erstes Ende der Vielzahl von Bitleitungen gekoppelt ist.
Eine oder mehr Wortleitungen oder Bitleitungen werden bei 704 selektiv aktiviert. Die eine oder die mehreren Wortleitungen oder Bitleitungen werden selektiv aktiviert, um Daten an die Speicheradressstelle zu schreiben oder davon zu lesen. Eine erzeugte Adressstelle kann decodiert werden, um eine Bitleitung und eine Wortleitung zu ermitteln, die selektiv zu aktiveren sind.
Bei 706 wird eine Adress-Signatur basierend auf den aktivierten Bitleitungen und Wortleitungen erzeugt. Die Lese- oder Schreib-Adresse kann basierend auf aktivierten Wortleitungen erzeugt werden, alternativ kann ein Adress-Signatur-Generator verwendet werden, um eine Adress-Signatur basierend auf aktivierten Bitleitungen zu erzeugen, um Mehrbit-Bitleitungsfehler zu ermitteln (z. B. kann ein Adress-Signatur-Generator am Ende der Bitleitungen konfiguriert sein, um eine Adress-Signatur bei Aktivierung einer oder mehrerer Bitleitungen zurückzusenden). Bei einer Ausführungsform kann die Adress-Signatur eine verlustlose Codierung einer neu erzeugten Adresse aufweisen. Bei einer alternativen Ausführungsform kann die Adress-Signatur eine unkomprimierte Adresse enthalten.
Es ist selbstverständlich, dass die Adress-Signatur von einem Adress-Signatur-Generator erzeugt werden kann. Bei einer Ausführungsform kann ein erster Adress-Signatur-Generator an ein Ende der Vielzahl von Wortleitungen gekoppelt sein, das einem Zeilendecoder entgegengesetzt ist. Bei einer anderen Ausführungsform ist ein zweiter Adress-Signatur-Generator an ein zweites Ende der Vielzahl von Bitleitungen gekoppelt, das dem Leseverstärker entgegengesetzt ist, was dazu führt, dass der Leseverstärker von Adress-Signatur-Generatoren flankiert wird.
Bei einer Ausführungsform kann das Erzeugen der Adress-Signatur das Speichern einer Vielzahl von Datenbits, die zusätzliche Adressinformationen haben, in einem Speicherarray umfassen. Bei einer Ausführungsform kann das Speicherarray einen Nur-Lese-Speicher (ROM) aufweisen, der Speicherelemente hat, die so konfiguriert sind, dass sie hohe und niedrige Zustände speichern. Jedes Speicherelement kann einem Stück der Adress-Signatur entsprechen, das mit einer entsprechenden Wortleitung und/oder Bitleitung assoziiert ist. Gespeicherte zusätzliche Adressinformationen können als Adress-Signatur basierend auf der Aktivierung von Wortleitungen ausgegeben werden, wobei eine Vielzahl ausgegebener Adressbits die neu erzeugte Adress-Signatur enthält.
Die erzeugte Adress-Signatur wird mit der angeforderten Speicheradressstelle bei 708 verglichen. Der Adresskomparator kann ermitteln, dass mehr Wortleitungen aktiviert wurden, als basierend auf der angeforderten Adresse zu aktivieren gewesen wären.
Bei einer Ausführungsform ist, wenn die Adress-Signatur und die neu erzeugte Adresse gleich sind, kein Fehler bei der Lese- oder Schreib-Operation vorhanden. Wenn jedoch die Adress-Signatur und die neu erzeugte Adresse nicht gleich sind, ist der Adress-Signatur-Generator so konfiguriert, dass er ein Fehlersignal an die Steuereinheit liefert, das einen Fehler bei der Speicher-Lese- oder -Schreib-Operation anzeigt.
Wenn jedoch die erzeugte Adress-Signatur nicht gleich der angeforderten Speicheradressstelle ist (z. B. die Adress-Signatur angibt, dass mehrere Wortleitungen aktiviert wurden), liegt bei der Lese- oder Schreib-Operation ein Fehler vor und die Speicheroperation wurde nicht erfolgreich abgeschlossen.
Ein Fehlersignal, das anzeigt, dass ein Fehler beim Schreiben von Daten in das Speicherarray vorliegt, kann an den Host geliefert werden. Der Fehler kann wegen gekreuzter Wortleitungen aufgetreten sein, was z. B. dazu führt, dass eine Vielzahl von Wortleitungen fälschlich aktiviert werden. Alternativ kann der Fehler aufgrund von Wortleitungs-Kurzschlüssen, Unterbrechungen in einer Wortleitung, etc. auftreten. Bei einer Ausführungsform wird nach dem Ermitteln eines Adressleitungsfehlers einem Host-Prozessor Kanalsteuerung (d. h. Buskanalsteuerung) gestattet, um einen Neuversuchsmechanismus zu aktivieren, so dass Stillstand und andere Ausnahmefälle ohne Einschränkungen in der Hardware-Implementierung vermieden werden können.
Bei einer anderen Ausführungsform kann das Verfahren 700 des Weiteren ein Verfahren zum Testen des Vergleichs von 708 umfassen. Bei einer Ausführungsform kann das Verfahren zum Testen des Vergleichs das selektive Erzeugen einer fehlerhaften Adress-Signatur umfassen, die anstelle der erzeugten Adress-Signatur zum Vergleich mit der angeforderten Adressstelle vorgesehen wird. Es ist selbstverständlich, dass die fehlerhafte Adress-Signatur verwendet werden kann, um die Operation des Vergleichs zu testen. Wenn beispielsweise eine fehlerhafte Adress-Signatur zum Vergleich vorgesehen wird und nicht dazu führt, dass ein Fehlersignal erzeugt wird, wird der Vergleich nicht ordnungsgemäß durchgeführt.
Obwohl die Erfindung in Bezug auf eine oder mehrere Implementationen gezeigt und beschrieben worden ist, können an den dargestellten Beispielen Änderungen und/oder Modifikationen vorgenommen werden, ohne vom Erfindungsgeist und Umfang der beigefügten Patentansprüche abzuweichen. In besonderer Hinsicht auf die verschiedenen Funktionen, die von den oben beschriebenen Komponenten oder Strukturen (Anordnungen, Vorrichtungen, Schaltungen, Systemen, etc.) durchgeführt werden, ist beabsichtigt, dass die zur Beschreibung solcher Komponenten verwendeten Begriffe (einschließlich eines Bezugs auf ein „Mittel”) jeder Komponente oder Struktur entsprechen, die die spezifizierte Funktion der beschriebenen Komponente durchführt (die zum Beispiel funktional gleichwertig ist), es sei denn, es ist etwas anderes angegeben, selbst wenn sie nicht strukturell gleichwertig mit der offenbarten Struktur ist, welche die Funktion der in den in diesem Dokument veranschaulichten, beispielhaften Implementierungen der Offenbarung ausführt. Außerdem kann, während ein bestimmtes Merkmal der Offenbarung im Hinblick auf lediglich eine von mehreren Implementierungen offenbart worden sein kann, ein solches Merkmal mit einem oder mehreren weiteren Merkmalen der anderen Implementierungen kombiniert werden, soweit dies für jede beliebige angegebene oder bestimmte Anwendung wünschenswert und vorteilhaft ist.

Claims

Speicherblock mit einer Host-Verarbeitungseinheit, die so konfiguriert ist, dass sie eine Speicheroperationsanfrage, die eine angeforderte Speicheradresse enthält, bereitstellt; einem ersten Speicherarray mit einer Vielzahl von Adressleitungen; einem ersten Adressdecoder, der so konfiguriert ist, dass er die angeforderte Speicheradresse empfängt und eine entsprechende Adressleitung, die mit der angeforderten Speicheradresse assoziiert ist, selektiv aktiviert; und einem Adress-Signatur-Generator, der so konfiguriert ist, dass er die Speicheroperationsanfrage empfängt und des Weiteren so konfiguriert ist, dass er eine Adress-Signatur basierend auf der aktivierten Adressleitung erzeugt und die erzeugte Adress-Signatur und die angeforderte Speicheradresse vergleicht, wobei ein Fehlersignal erzeugt wird, wenn die Adressleitungen der erzeugten Adress-Signatur nicht dieselben sind wie die Adressleitungen der angeforderten Speicheradresse.
Speicherblock nach Anspruch 1, wobei der Adress-Signatur-Generator aufweist: ein zweites Speicherarray, das so konfiguriert ist, dass es zusätzliche Adressinformationen speichert; und einen Adresskomparator, der so konfiguriert ist, dass er die erzeugte Adress-Signatur und die angeforderte Speicheradresse empfängt, die erzeugte Adress-Signatur und die angeforderte Speicheradresse vergleicht, und das Fehlersignal erzeugt.
Speicherblock nach Anspruch 2, wobei das zweite Speicherarray einen Nur-Lese-Speicher (Read Only Memory (ROM)) aufweist, und wobei die zusätzlichen Adressinformationen die Adress-Signatur enthalten.
Speicherblock nach Anspruch 1, wobei der Adress-Signatur-Generator aufweist: einen zweiten Adressdecoder, der so konfiguriert ist, dass er die Speicheroperationsanfrage empfängt und Wortleitungsaktivierungssignale erzeugt, die die Wortleitungen anzeigen, die basierend auf der empfangenen Speicheroperationsanfrage zu erzeugen sind; und eine Logikschaltung, die an das erste Speicherarray und den zweiten Adressdecoder gekoppelt ist, wobei die Logikschaltung so konfiguriert ist, dass sie Wortleitungsaktivierungssignale von dem ersten Speicherarray und die erzeugten Wortleitungsaktivierungssignale von dem zweiten Adressdecoder empfängt, und dass sie fälschlich aktivierte Wortleitungen daraus ermittelt.
Speicherblock nach Anspruch 4, wobei das Logikgate ein exklusives ODER (exclusive OR) Gate aufweist.
Speicherblock nach Anspruch 1, wobei: das erste Speicherarray eine Vielzahl von im Wesentlichen parallelen Wortleitungen aufweist, die von einem Zeilendecoder getrieben werden, der an ein erstes Ende der Vielzahl von Wortleitungen gekoppelt ist, und der Adress-Signatur-Generator an ein zweites dem Zeilendecoder gegenüberliegendes Ende der Vielzahl von Wortleitungen gekoppelt ist.
Speicherblock nach Anspruch 6, wobei: das erste Speicherarray eine Vielzahl von im Wesentlichen parallelen Bitleitungen aufweist, die im Wesentlichen senkrecht zu der Vielzahl von Wortleitungen sind, die von einem Leseverstärker gelesen werden, der an ein erstes Ende der Vielzahl von Bitleitungen gekoppelt ist, und ein zweiter Adress-Signatur-Generator an ein zweites dem Leseverstärker gegenüberliegendes Ende der Vielzahl von Bitleitungen gekoppelt ist.
Verfahren zum Ermitteln von Fehlern in einem Datenstrom, der in einem Computersystem übertragen wird, wobei das Verfahren umfasst: Bereitstellen einer angeforderten Adressstelle in einem ersten Speicherarray für eine Speicheroperationsanfrage an einen Adressdecoder, der an das erste Speicherarray und einen Adress-Signatur-Generator gekoppelt ist; Selektives Aktivieren einer oder mehrerer Adressleitungen in dem ersten Speicherarray basierend auf der angeforderten Adressstelle; Erzeugen einer neu erzeugten Adress-Signatur basierend auf den selektiv aktivierten Adressleitungen; und Vergleichen der angeforderten Adressstelle mit der neu erzeugten Adress-Signatur, wobei der Vergleich das Vorhandensein von Adressleitungsfehlern in dem ersten Speicherarray identifiziert.
Verfahren nach Anspruch 8, wobei die Adress-Signatur eine unkomprimierte Adresse oder ein verlustloses Codieren der neu erzeugten Adresse umfasst.
Speicherblock mit: einem Neucodierungsmechanismus, der an eine Vielzahl von im Wesentlichen parallelen Adressleitungen gekoppelt ist, die in einem elektronischen Speicherarray mit einer Matrixstruktur enthalten sind, und der so konfiguriert ist, dass er eine Adress-Signatur basierend auf einer oder mehreren der Vielzahl von Adressleitungen, die tatsächlich während einer elektronischen Speicheroperation aktiviert sind, neu erzeugt.