DE102011079833B4 - Verfahren zur Bildung einer vergrabenen Ätzstoppschicht in einem Transistor mit eingebettetem verformungsinduzierenden Material, das in Aussparungen mit geneigten Seitenwänden hergestellt ist, und Halbleiterbauelement - Google Patents

Verfahren zur Bildung einer vergrabenen Ätzstoppschicht in einem Transistor mit eingebettetem verformungsinduzierenden Material, das in Aussparungen mit geneigten Seitenwänden hergestellt ist, und Halbleiterbauelement Download PDF

Info

Publication number
DE102011079833B4
DE102011079833B4 DE201110079833 DE102011079833A DE102011079833B4 DE 102011079833 B4 DE102011079833 B4 DE 102011079833B4 DE 201110079833 DE201110079833 DE 201110079833 DE 102011079833 A DE102011079833 A DE 102011079833A DE 102011079833 B4 DE102011079833 B4 DE 102011079833B4
Authority
DE
Germany
Prior art keywords
etch stop
stop layer
active region
gate electrode
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE201110079833
Other languages
English (en)
Other versions
DE102011079833A1 (de
Inventor
Ina Ostermay
Stephan Kronholz
Andreas Ott
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Priority to DE201110079833 priority Critical patent/DE102011079833B4/de
Publication of DE102011079833A1 publication Critical patent/DE102011079833A1/de
Application granted granted Critical
Publication of DE102011079833B4 publication Critical patent/DE102011079833B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location

Abstract

Bei der Herstellung komplexer Halbleiterbauelemente werden verformungsinduzierende Halbleitermaterialien in die aktiven Gebiete auf der Grundlage von Aussparungen eingebaut, die mittels kristallographisch anisotroper Ätzverfahren hergestellt werden. Um die gewünschte Gleichmäßigkeit für den epitaktischen Aufwachsvorgang und der Transistoreigenschaften zu erreichen, wird eine vergrabene Ätzstoppschicht in den aktiven Gebieten vorgesehen. Beispielsweise kann die vergrabene Ätzstoppschicht unter Anwendung eines Implantationsprozesses eingebaut werden.

Description

  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere Transistoren mit verformten Kanalgebieten unter Anwendung einer eingebetteten verformten Halbleiterlegierung, etwa eines Si/Ge-Materials (Silizium/Germanium), um die Ladungsträgerbeweglichkeit in den Kanalgebieten der Transistoren zu erhöhen.
  • Die Herstellung komplexer integrierter Schaltungen macht es erforderlich, eine große Anzahl an Transistoren auf einem Chipgebiet vorzusehen, die das wesentliche Schaltungselement für komplexe Schaltungen repräsentieren. Beispielsweise werden viele 100 Millionen Transistoren in gegenwärtig verfügbaren komplexen integrierten Schaltungen eingebaut. Im Allgemeinen wird eine Vielzahl an Prozesstechnologien aktuell eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. In CMOS-Schaltungen werden komplementäre Transistoren, d. h. p-Kanaltransistoren und n-Kanaltransistoren, verwendet, um Schaltungselemente herzustellen, etwa Inverter und andere Logikgatter, um damit sehr komplexe Schaltungsanordnungen zu entwerfen, etwa CPUs, Speicherchips und dergleichen. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor oder allgemein ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche aus stark dotierten Drain- und Sourcegebieten und einem invers oder schwach dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, ist durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – vom Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit ist die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Die kontinuierliche Verringerung der Transistorabmessungen zieht jedoch eine Reihe von Problemen nach sich, die damit verknüpft sind und die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren erreicht werden. Beispielsweise sind sehr anspruchsvolle Dotierstoffprofile in vertikaler und lateraler Richtung in den Drain- und Sourcegebieten erforderlich, um einen geringen Schichtwiderstand und Kontaktwiderstand in Verbindung mit der gewünschten Kanalsteuerbarkeit zu erreichen. Ferner wird auch das Gatedielektrikumsmaterial an die geringere Kanallänge angepasst, um damit die erforderliche Kanalsteuerbarkeit zu bewahren. Jedoch üben einige Mechanismen zum Beibehalten einer guten Kanalsteuerbarkeit auch einen negativen Einfluss auf die Ladungsträgerbeweglichkeit in dem Kanalgebiet des Transistors aus, wodurch die Vorteile teilweise aufgehoben werden, die durch die Verringerung der Kanallänge erreicht werden.
  • Da die kontinuierliche Größenreduzierung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, die Anpassung und möglicherweise die Neuentwicklung sehr komplexer Prozesstechniken notwendig macht und auch zu einer weniger ausgeprägten Leistungssteigerung auf Grund der Mobilitätsbeeinträchtigung beiträgt, wurde vorgeschlagen, die Kanalleitfähigkeit der Transistorelemente zu verbessern, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet bei einer vorgegebenen Kanallänge erhöht wird, wodurch eine Leistungssteigerung möglich ist, die vergleichbar ist mit dem Voranschreiten zu einem Technologiestandard, in welchem kleinere kritische Abmessungen realisiert sind, wobei jedoch viele der Prozessanpassungen, die mit der Größenreduzierung verknüpft sind, vermieden oder zumindest zeitlich hinaus verschoben werden.
  • Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem etwa eine Zugverspannung oder eine kompressive Verspannung in der Nähe des Kanalgebiets erzeugt wird, um damit eine zugehörige Verformung in dem Kanalgebiet hervorzurufen, was zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer Zugverformung in dem Kanalgebiet bei einer standardmäßigen Kristallkonfiguration des aktiven Siliziummaterials, d. h. einer (100) Oberflächenorientierung und einer Ausrichtung der Kanallänge in der <110> Richtung, die Beweglichkeit von Elektronen, was sich wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit ausdrückt. Andererseits kann eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit geboten wird, das Verhalten von p-Transistoren zu verbessern. Die Einführung einer Verspannungs- oder Verformungstechnik in den Herstellungsablauf integrierter Schaltungen ist ein sehr vielversprechender Ansatz, da verformtes Silizium als eine „neue” Art an Halbleitermaterial betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, wobei auch viele der gut etablierten Fertigungstechniken weiterhin verwendbar sind.
  • Es wurde daher vorgeschlagen, beispielsweise ein Silizium/Germanium-Material nahe an dem Kanalgebiet anzuordnen, um damit eine kompressive Verspannung hervorzurufen, die zu einer entsprechenden Verformung führt. Bei der Herstellung des Si/Ge-Materials werden die Drain- und Sourcegebiete der PMOS-Transistoren selektiv geätzt, um Aussparungen zu bilden, während die NMOS-Transistoren maskiert sind, und nachfolgend wird das Silizium/Germanium-Material selektiv in den Aussparungen des PMOS-Transistors durch epitaktisches Aufwachsen erzeugt.
  • Obwohl die Technik große Vorteile im Hinblick auf eine Leistungssteigerung von p-Kanaltransistoren und damit auch für das gesamte CMOS-Bauelement bietet, zeigt sich jedoch, dass in modernen Halbleiterbauelementen, die eine große Anzahl an Transistoren erhalten, eine erhöhte Variabilität des Bauteil leistungsverhaltens beobachtet wird, was mit der zuvor beschriebenen Technik zum Einbau eines verformten Silizium/Germanium-Legierungsmaterials in den Drain- und Sourcegebieten von p-Kanaltransistoren verknüpft ist.
  • Die Anwesenheit eines verformungsinduzierenden Silizium/Germanium-Materials in den Drain- und Sourcegebieten von p-Kanaltransistoren kann den Durchlassstrom des Transistors drastisch verändern, so dass selbst kleine Schwankungen während des Einbaus des Silizium/Germanium-Materials oder entsprechende Schwankungen in der Materialzusammensetzung daher deutlich das Leistungsverhalten des p-Kanaltransistors beeinflussen. Die verformungsinduzierende Wirkung des eingebetteten Silizium/Germanium-Materials hängt von der Menge des eingebetteten verformungsinduzierenden Halbleitermaterials und dessen Abstand von dem Kanalgebiet ab und ist auch von der Größe und der Form des verformungsinduzierenden Halbleitermaterials abhängig. Beispielsweise kann eine Vergrößerung der Germaniumkonzentration in der Legierung zu einer Zunahme der resultierenden Verformung führen, da der entsprechende Unterschied der Gitterkonstante zwischen dem Silizium/Germanium-Material und dem Siliziummaterial des aktiven Gebiets größer wird. Die maximale Konzentration an Germanium in der Halbleiterlegierung hängt jedoch von der angewendeten Prozessstrategie ab, da ein weiterer Anstieg der Germaniumkonzentration zu einer unerwünschten Germanium-Agglomeration führen kann, was wiederum für erhöhte Gitterdefekte und dergleichen sorgen kann. Ferner hängen die Menge des verformungsinduzierenden Materials und dessen Form in den Drain- und Sourcegebieten von der Größe und der Form der Aussparungen ab, die in den Drain- und Sourcebereichen erzeugt werden, wobei auch der effektive Abstand von dem Kanalgebiet im Wesentlichen auf der Grundlage der Größe und der Form der entsprechenden Aussparungen festgelegt ist. Somit spielen für eine gegebene Abscheidetechnik zum Bereitstellen des verformungsinduzierenden Silizium/Germanium-Materials, d. h. für eine vorgegebene Germanium-Konzentration in dem Halbleitermaterial, die Größe und die Form der Aussparungen eine wichtige Rolle beim Einstellen des Gesamtleistungsvermögens des Transistors. Damit hängen die Gleichmäßigkeit über das gesamte Chipgebiet hinweg und die Gleichmäßigkeit über das Substrat hinweg der resultierenden Eigenschaften der p-Kanaltransistoren wesentlich von der Größe und der Form der Aussparungen ab.
  • Ein typischer konventioneller Prozessablauf zur Herstellung eines eingebetteten Silizium/Germanium-Materials in p-Kanaltransistoren umfasst die folgenden Prozessschritte. Nach der Herstellung der aktiven Halbleitergebiete, um darin und darüber Transistoren herzustellen, was typischerweise durch Herstellen geeigneter Isolationsstrukturen bewerkstelligt wird, die die aktiven Gebiete lateral begrenzen, werden die Gateelektrodenstrukturen auf der Grundlage einer geeigneten Prozessstrategie hergestellt. D. h. geeignete Materialien, etwa dielektrische Materialien, Elektrodenmaterialien und dergleichen werden in Verbindung mit einem oder mehreren geeigneten dielektrischen Deckmaterialien vorgesehen, die zusätzlich zu dem eigentlichen Strukturieren des Gateschichtstapels als Ätz- und Abscheidemasken in einer späten Fertigungsphase verwendet werden, wenn das eingebettete verformungsinduzierende Silizium/Germanium-Material hergestellt wird. In komplexen Anwendungen werden die Gateelektrodenstrukturen von Feldeffekttransistoren mit einer Gatelänge von 50 nm und weniger vorgesehen, wodurch grundlegend ein verbessertes Transistorverhalten erreicht wird, beispielsweise im Hinblick auf die Schaltgeschwindigkeit und den Durchlassstrom. Die kleinen kritischen Abmessungen tragen aber ebenfalls zu einer ausgeprägten Abhängigkeit des resultierenden Transistorverhaltens von Prozessschwankungen bei, insbesondere wenn diese durch Implementieren eines sehr effizienten leistungssteigernden Mechanismus hervorgerufen werden, etwa das Einbetten des verformungsinduzierenden Silizium/Germanium-Materials in p-Kanaltransistoren. Beispielsweise kann eine Schwankung des lateralen Abstands des Silizium/Germanium-Materials in Bezug auf das Kanalgebiet in überproportionaler Weise das schließlich erreichte Leistungsvermögen beeinflussen, insbesondere wenn grundsätzlich äußerst größenreduzierte Transistoren betrachtet werden. Beispielsweise kann das Ausbilden von Seitenwandabstandshaltern an den Gateelektrodenstrukturen zum Bewahren der Integrität empfindlicher Materialien, etwa des Gatedielektrikumsmaterials, des Elektrodenmaterials, und dergleichen, den lateralen Abstand deutlich beeinflussen, wobei ein einfaches Verringern der resultierenden Abstandshalterbreite nicht unbedingt mit anderen Bauteilerfordernissen verträglich ist, etwa der Integrität der Gatematerialien. Somit kann insbesondere bei einer reduzierten Gatelänge selbst eine geringe Schwankung der Abstandshalterbreite wesentlich zu einer Gesamtvariabilität der resultierenden Leistungssteigerung beitragen, die durch das eingebettete Silizium/Germanium-Material erreicht wird. Auf der Grundlage des dielektrischen Deckmaterials und der Seitenwandabstandshalterstrukturen werden dann Aussparungen in die Drain- und Sourcebereiche geätzt, wobei die Größe und die Form im Wesentlichen auf der Grundlage der Ätzparameter der jeweiligen Ätzstrategie festgelegt sind.
  • Es sollte beachtet werden, dass andere Transistoren, etwa n-Kanaltransistoren, in denen ein eingebautes Silizium/Germanium-Material nicht erforderlich ist, mittels einer geeigneten Maskenschicht abgedeckt sind. Es ist gut bekannt, dass die Ätzrate in ansiotropen plasmaunterstützten Prozessen von der lokalen Nachbarschaft eines gewissen Bauteilbereichs abhängt. In plasmaunterstützten anisotropen Ätzprozessen, die auf der Grundlage von Wasserstoffbromid und dergleichen zum Ätzen durch Siliziummaterial ausgeführt werden, werden geeignete organische Additive verwendet, um die anisotrope Natur in Verbindung mit geeignet ausgewählten Plasmabedingungen des betrachteten Ätzprozesses einzustellen. Die Anwesenheit reaktiver Komponenten, organische Additive und selbst die Plasmabedingungen können jedoch leicht abhängig von den lokalen Bedingungen variieren, etwa der „Dichte” an Schaltungselementen, und dergleichen. D. h., die lokale Struktur des Halbleiterbauelements kann die lokalen Ätzbedingungen beeinflussen, beispielsweise können in einem Bereich eine Vielzahl an freiliegenden Oberflächen, die zu ätzen sind, vorhanden sein, während in anderen Bauteilbereichen eine deutlich geringere „Dichte” entsprechender Oberflächenbereiche vorhanden ist, wodurch zu einem unterschiedlichen Ätzverhalten in diesen Bereichen beigetragen wird. Beispielsweise tritt bei der Herstellung von Aussparungen in den siliziumbasierten Drain- und Sourcegebieten von Transistoren in dicht gepackten Bauteilbereichen, d. h. in Bauteilbereichen, in denen dicht liegende Gateelektroden von Transistoren vorhanden sind, ein anderes Ätzverhalten auf im Vergleich zu weniger dicht gepackten Bauteilbereichen. Ein entsprechender Effekt ist als „Strukturmusterabhängigkeit” gut bekannt, was somit zu einem Unterschied in der Größe und/oder der Form der resultierenden Aussparungen führt, was wiederum daher zu einer sehr ausgeprägten Variabilität des Transistorleistungsverhaltens führt, wie dies auch zuvor erläutert ist.
  • In einigen Vorgehensweisen wird die Variabilität in der Größe und Form der resultierenden Aussparungen zumindest zu einem gewissen Grade kompensiert, indem zusätzlich oder ausschließlich ein nasschemischer Ätzprozess ausgeführt wird, der eine hohe kristallographische Anisotropie aufweist, so dass eine genaue Einstellung des lateralen Abstands der Aussparungen und ihrer Größe und Form erreicht wird. Beispielsweise kann ein kristallographisch anisotroper Ätzprozess bewerkstelligt werden, indem gut etablierte Ätzmittel, etwa Tetramethylammoniumhydroxid (TMAH), Kaliumhydroxid und dergleichen verwendet werden, wobei die nasschemische Ätzchemie ein „anisotropes” Ätzverhalten im Hinblick auf unterschiedliche Kristallorientierungen des zu strukturierenden Siliziummaterials besitzt. Somit bietet dieser Unterschied in der Ätzrate eine Möglichkeit der Beschränkung des Ätzverhaltens in der lateralen Richtung der Aussparungen bei standardmäßiger Kristallkonfiguration des siliziumbasierten Materials, wodurch eine bessere Prozessgleichmäßigkeit im Hinblick auf die Größe und die Form der resultierenden Aussparungen erreicht werden soll. Typischerweise wird eine standardmäßige Kristallorientierung eines Siliziummaterials verwendet, d. h. eine (100) Oberflächenorientierung, wobei die Transistorlängsrichtung entlang einer <110> Richtung oder einer physikalisch äquivalenten Richtung angeordnet ist, wobei eine deutlich geringere Ätzrate entlang von <111> Richtungen beobachtet wird im Vergleich zu anderen Kristallachsen, etwa den <110>, <100> Achsen oder entsprechenden äquivalenten Richtungen.
  • Es sollte beachtet werden, dass in dieser Anmeldung entsprechende Kristallorientierungen so zu verstehen sind, dass diese physikalisch äquivalente Orientierungen repräsentieren, d. h. eine <100> Orientierung ist so zu verstehen, dass diese jede physikalisch äquivalente Orientierung repräsentiert, etwa <010>, <001>, <–100> und dergleichen. Das gleiche gilt für Kristallebenen.
  • Folglich werden beim Anwenden eines kristallographisch anisotropen Ätzschrittes gut definierte Seitenwandflächen in der Aussparung beispielsweise gemäß der Kristallgeometrie erzeugt, wobei die (111)-Ebenen als „Ätzstoppschichten” dienen.
  • Durch diese anistrope Ätztechnik wird insbesondere die laterale Ätzrate bei einer standardmäßigen Kristallkonfiguration des Siliziumbasismaterials der aktiven Gebiete durch das Auftreten der Kristallebenen mit höheren Indizes, etwa der (111) Ebene gesteuert, so dass eine präzise laterale „Unterätzung” der Gateelektrodenstruktur erreicht wird, so dass ggf. sogar etwas breitere Abstandshalter verwendet werden können, um damit insgesamt die Integrität der Gatestruktur während der nachfolgenden Prozessierung zu verbessern. Auch lässt sich durch die Verwendung der kristallographisch anisotropen Ätztechnik damit eine gleichmäßigere Steuerung des lateralen Abstandes der Aussparungen zu dem Kanalgebiet der Transistoren erreichen. Jedoch ist auch bei derartigen Ätzverfahren die Ätzrate für die Ebenen, die eine hohe Abtragsrate besitzen, etwa die (100) und die (110) Ebenen, sehr wesentlich von der Strukturmusterdichte und der Geometrie abhängig, wie dies auch zuvor bereits mit Bezug zu plasmaunterstützten Ätzverfahren erläutert wurde, so dass sich insbesondere im Hinblick auf die Tiefe der resultierenden Aussparungen große Unterschiede abhängig von den jeweiligen lokalen Bedingungen ergeben können.
  • Mit Bezug zu den 1a und 1b werden nunmehr konventionelle Strategien zur Herstellung eines verformungsinduzierenden Silizium/Germanium-Materials beschrieben, wobei trotz Anwendung kristallographisch anisotroper Ätztechniken dennoch ein hoher Grad an Bauteilungleichmäßigkeit erzeugt wird.
  • 1a zeigt schematisch eine Querschnittsansicht eines Bauelements 100, das ein Substrat aufweist, über welchem eine Siliziumschicht 102 ausgebildet ist. Die Siliziumschicht 102 enthält aktive Gebiete 102a, 102c, die generell als Halbleitergebiete in der Schicht 102 zu verstehen sind, in und über welchem ein oder mehrere Transistoren herzustellen sind. Der Einfachheit halber sind laterale Isolationsgebiete, flache Grabenisolationsgebiete, die typischerweise die laterale Form und Größe der aktiven Gebiete 102a, 102c festlegen, nicht gezeigt.
  • Zu beachten ist, dass das beispielhafte Halbleiterbauelement 100 zwei unterschiedliche Bauelemente darstellen soll oder ein Bauelement, in welchem in zwei unterschiedlichen Bauteilgebieten ein verformungsinduzierendes Halbleitermaterial auf der Grundlage unterschiedlich erzeugter Aussparungen eingebaut wird. Beispielsweise repräsentiert das aktive Gebiet 102a ein Bauelement oder ein Bauelementsgebiet, in welchem für entsprechende Transistoren 150 mit Gateelektrodenstrukturen 160a Aussparungen 104 erzeugt werden, die auf der Grundlage eines kristallographisch anisotropen Ätzverfahrens erzeugt werden. Andererseits soll das aktive Gebiet 102c ein Bauteilgebiet oder ein Bauteil repräsentieren, in welchem Aussparungen 105 auf der Grundlage etwa eines plasmaunterstützten anisotropen Ätzprozesses erzeugt werden. Folglich sind in dem aktiven Gebiet 102c die Aussparungen 105 mit einer im Wesentlichen U-förmigen Querschnittsstruktur versehen, wobei der laterale Abstand zu der Gateelektrodenstruktur 160c im Wesentlichen von der Breite des Abstandshalters 161 abhängig ist, wenn ein im Wesentlichen senkrechtes Ätzverhalten für Seitenwände 105s eingestellt wird. Für die standardmäßige Kristallkonfiguration, ergibt sich also für die nahezu senkrechten Seitenwände eine (110) Ebene und damit ist die darauf stehende Normale eine <110> Kristallrichtung. In ähnlicher Weise ist die Unterseite 105u der Aussparungen 105 im Wesentlichen eine (100) Ebene, auf der somit auf Grund der kubischen Struktur des Siliziumgitters eine <100> Kristallachse senkrecht steht.
  • Andererseits gibt sich für die Aussparung 104 in dem aktiven Gebiet 102a ein Unterseite, die ebenfalls einer (100) Ebene entspricht und die mit 104u bezeichnet ist, während Seitenwände 104s (111) Ebenen entsprechen, die somit als Ätzstoppebenen während des entsprechenden nasschemischen Ätzprozesses dienen, wie dies auch zuvor erläutert ist. D. h., bei Vorsehen einer gewünschten Breite der Abstandshalter 161 kann mittels der Aussparungen 104, die durch das nasschemische anisotrope Ätzverfahren erzeugt werden, ein gewünschter Grad an Unterätzung der Gateelektrodenstrukturen 160a erreicht werden, der jedoch auf Grund der Kristallstruktur gesteuert ist. In vielen konventionellen Vorgehensweisen wird daher die kristallographisch anisotrope Ätzung zumindest als Teil des gesamten Ätzprozesses angewendet, um für gegebene Abmessungen des Abstandshalters 161 einen möglichst geringen lateralen Abstand zu einem Kanalgebiet 153 zu erhalten.
  • 1b zeigt schematisch das Bauelement 100, das nunmehr einem Beispiel entsprechen soll, in welchem in aktiven Gebieten 102a, 102b Aussparungen 104a, 104b erzeugt werden, die auf der Grundlage eines kristallographisch anisotropen Ätzverfahrens hergestellt werden. In dem gezeigten Beispiel ist für die Gateelektrodenstrukturen 160a über dem aktiven Gebiet 102a ein relativ geringer Abstand 160d erforderlich, um etwa die in diesem Bauteilbereiche erforderliche Dichte an Transistoren bereitzustellen. Andererseits entspricht das aktive Gebiet 102b einem Bauteilbereich, in welchem die Gateelektrodenstrukturen 160b mit deutlich größerem Abstand 160e vorzusehen sind, der etwa beispielsweise doppelt so groß sein kann wie der Abstand 160d. Beim Ausführen eines kristallographisch anisotropen Ätzprozesses ergibt sich auf Grund der deutlich unterschiedlichen Dichte an Gateelektrodenstrukturen auf Grund der unterschiedlichen Abstände und auf Grund der wesentlich höheren Ätzrate in der (100) Ebene in den aktiven Gebieten 102a, 102b ein sehr ausgeprägter Unterschied in der Tiefe der entstehenden Aussparungen 104a, 104b. D. h., auf Grund der höheren Ätzrate in weniger dichten Gebiet schreitet die Ätzfront in dem aktiven Gebiet 102b schneller in der Tiefe voran, wobei dennoch eine Mindestätzzeit erforderlich ist, um die laterale Unterätzung in der gewünschten Größe zu erhalten. Dies führt dazu, dass in dem aktiven Gebiet 102a bereits die Aussparung 104a so entsteht, dass diese nur (111) Oberflächen als begrenzende Wände besitzt, so dass dort der Ätzvorgang nahezu zum Erliegen kommt. Daraus ergibt sich die Tiefe 104t, die jedoch deutlich kleiner ist als die Tiefe 104u als die Aussparung 104b, in der für die erforderliche Ätzzeit zur Einstellung des lateralen Abstandes weiterhin eine Ätzung in der Tiefenrichtung erfolgt, wobei dort auch nach Ende des Ätzvorgangs die Unterseite 104u in Form einer (100) Oberfläche vorhanden ist.
  • Bei einem nachfolgenden epitaktischen Aufwachsen des verformungsinduzierenden Silizium/Germanium-Materials in den Aussparungen 104a, 104b ergibt sich in der Regel eine nahezu identische Schichtdicke, so dass auf Grund der geringeren Tiefe 104t der Aussparung 104a diese deutlich mit dem Material 151a überfüllt wird, während andererseits in der Aussparung 104b das entsprechende Material 151b in einer deutlich geringeren Füllhöhe vorgesehen wird. Des weiteren ergeben sich auch unterschiedliche Bedingungen im Hinblick auf die Materialzusammensetzung der Materialien 151a, 151b, da typischerweise eine (100) Ebene eine bevorzugte Aufwachsebene während des epitaktischen Aufwachsvorgangs ist. Es ergeben sich daraus ausgeprägte Unterschiede der Transistoreigenschaften bei Bauteilgebieten mit hoher Transistordichte und Bauteilgebiete mit geringerer Transistordichte, so dass hier Vorteile der kristallographisch anisotropen Erzeugung der Aussparungen für das verformungsinduzierende Halbleitermaterial wieder aufgehoben werden.
  • Die US 7 755 171 B2 offenbart einen Transistor mit Vertiefungen, die mittels kristallographisch anisotroper Ätzung gebildet werden und ein verformungsinduzierendes Material aufweisen, das auch in der dabei gebildeten Aussparung abgeschieden wird. Über dem gesamten Transistor wird eine dielektrische Beschichtung gebildet, die üblicherweise mittels CVD abgeschieden wird. Auf dem Transistor kann kein geeigneter selektiver epitaktischer Aufwachsprozess ausgeführt werden, da die Silizidschicht auf der die Beschichtung in der Aussparung gebildet wird, keine geeignete Unterlage für einen selektiven epitaktischen Aufwachsprozess bildet. Die Beschichtung besteht aus dielektrischen Materialien, die z. B. Siliziumnitrit oder Siliziumdioxid umfassen.
  • Die DE 196 03 829 A1 bezieht sich allgemein auf die Erzeugung von Ätzstoppschichten.
  • Es ist daher eine Aufgabe der vorliegenden Erfindung, Mittel anzugeben, um beim Einbau eines verformungsinduzierenden Halbleitermaterials in die aktiven Gebiete von Transistoren einen besseren Grad an Gleichmäßigkeit zum Vermeiden eines oder mehrerer der oben erkannten Probleme zu erreichen.
  • Erfindungsgemäß wird in einem Aspekt die zuvor genannte Aufgabe gelöst durch ein Verfahren. Das Verfahren umfasst das Bilden einer vergrabenen Ätzstoppschicht in einem kristallinen aktiven Gebiet eines Transistors zumindest lateral benachbart zu einer Gateelektrodenstruktur eines Transistors. Das Verfahren umfasst ferner das Erzeugen einer Aussparungen in dem kristallinen aktiven Gebiet durch Ausführen eines Ätzprozesses, der zumindest während eines Teils des Ätzprozesses eine kristallographisch anisotrope Abtragsrate besitzt, und durch Verwenden der vergrabenen Ätzstoppschicht als Ätzstopp. Des weiteren umfasst das Verfahren das Bilden einer verformungsinduzierenden Halbleiterlegierung zumindest in der Aussparung zum Ausführen eines selektiven epitaktischen Aufwachsprozesses.
  • Durch das erfindungsgemäße Verfahren wird also die Tiefe der Aussparung während eines kristallographisch anisotropen Ätzprozesses effizient durch das Vorsehen der vergrabenen Ätzstoppschicht gesteuert. Dadurch kann die Tiefe der Aussparung in Bauteilbereichen mit sehr unterschiedlicher Strukturdichte im Wesentlichen gleich eingestellt werden, so dass sich ein höherer Grad an Gleichmäßigkeit für die entstehenden Transistoren ergibt. Beispielsweise kann dies zu einer deutlichen Verbesserung der Transistorparameter, etwa der Schwellwertspannung, der Überlappungskapazität und des Durchlassstroms führen. Auch ergeben sich bessere Bedingungen während des selektiven epitaktischen Aufwachsens des verformungsinduzierenden Halbleitermaterials, da somit sichergestellt ist, dass eine gewünschte Kristallebene als Unterseitenfläche der Aussparung vorhanden ist, unabhängig davon, ob die Aussparung zwischen Gateelektrodenstrukturen mit kleinem Abstand und Gateelektrodenstrukturen mit großem Abstand herzustellen sind. Auf diese Weise lässt sich die Aufwachsrate besser steuern und auch die Anzahl der Gitterfehler lässt sich reduzieren, wenn eine gewünschte Kristallebene als Schablone für den selektiven epitaktischen Aufwachsvorgang an der Unterseite der Aussparung dient.
  • In einer weiteren vorteilhaften Ausführungsform umfasst das Bilden einer vergrabenen Ätzstoppschicht das Ausführen eines Implantationsprozesses zur Einführung einer Atomsorte, die die Abtragsrate eines Basismaterials des aktiven Gebiets während des Ätzprozesses reduziert. Durch die Anwendung eines Implantationsprozesses kann somit im Wesentlichen unabhängig von der Strukturdichte von anderen Strukturelementen, etwa von Gateelektrodensturkturen, eine nahezu gleichbleibende Eindringtiefe gewährleistet werden, so dass die Ätzstoppschicht unabhängig vom Ort innerhalb eines Bauelements in nahezu identischer Tiefe und Dicke bereitgestellt wird.
  • In einer weiteren Ausführungsform umfasst das Verfahren ferner das Ausführen eines Ausheizprozesses zur Rekristallisierung von Kristallschäden in dem aktiven Gebiet nach Ausführen des Implantationsprozesses und vor dem Erzeugen der Aussparung. Auf diese Weise werden gut definierte Bedingungen in dem aktiven Gebiet wieder hergestellt, so dass eine hohe Kristallqualität konstante Ätzrate und Ätzstoppeigenschaften während des Ätzprozesses garantieren, und auch das selektive epitaktische Aufwachsen erfolgt auf der Grundlage einer gewünschten Kristallqualität, unabhängig von den Eigenschaften des zuvor durchgeführten Implantationsprozesses.
  • In einer Ausführungsform wird die Ätzstoppschicht unter Verwendung von Bor und/oder Kohlenstoff und/oder Xenon hergestellt. Diese Atomsorten führen, wenn sie in das Basismaterial des aktiven Gebiets eingeführt werden, zur Ausbildung einer effizienten Ätzstoppschicht bei moderater Dosis und bei relativ geringer Auswirkung auf die gesamten elektronischen Eigenschaften des aktiven Gebiets. Beispielsweise ist gut bekannt, dass diese Atomsorten in Verbindung mit Silizium zu einer deutlich geringeren Ätzrate für TMAH (Tetramethylammoniumhydroxid) führen, so dass sich damit in effizienter Weise eine Ätzstoppschicht an einer gewünschten Tiefe erzeugen lässt.
  • In einer weiteren Ausführungsform wird der Implantationsprozess nach der Herstellung der Gateelektrodenstruktur auf dem aktiven Gebiet ausgeführt, während in anderen Ausführungsformen der Implantationsprozess vor der Herstellung der Gateelektrodenstruktur auf dem aktiven Gebiet durchgeführt wird. Damit ergibt sich ein hoher Grad an Flexibilität in der Auswahl des Zeitpunkts, an welchem die Atomsorte für die Ätzstoppschicht in das aktive Gebiet eingeführt wird. Bei Implantation nach der Herstellung der Gateelektrodenstruktur ergibt sich der Vorteil, dass die gewünschte Atomsorte nicht unterhalb der Gatelektrodenstruktur eingebaut wird, so dass die möglichen Wirkungen der Atomsorte im Wesentlichen auf die Drain- und Sourcegebiete des Transistors beschränkt sind. Andererseits kann bei Auswahl einer geeigneten Atomsorte die Auswirkung auf die Transistoreigenschaft gering sein, selbst wenn die Atomsorte unterhalb der Gateelektrode vorhanden ist, wobei ggf. auch eine Einwirkung auf die elektronischen Eigenschaften berücksichtigt werden kann, so dass ggf. diese die Ätzstoppschicht bildende Atomsorte vorteilhaft für die Einstellung der Transistoreigenschaften genutzt werden kann. Insbesondere kann dadurch der Implantationsvorgang an jeder beliebigen geeigneten Phase des Fertigungsvorgangs vor dem Aufbau der Gatelektrodenstruktur ausgeführt werden, so dass beispielsweise nur eine geringe Auswirkung auf den Gesamtdurchsatz des Herstellungsvorganges erfolgt. Beispielsweise kann der Implantationsprozess im Rahmen der Einstellung der grundsätzlichen elektronischen Eigenschaften der aktiven Gebiete erfolgen, so dass keine zusätzlichen Maskierungsschritte und dergleichen erforderlich sind.
  • In einer weiteren vorteilhaften Ausführungsform erfolgt die Bildung der vergrabenen Ätzstoppschicht durch epitaktisches Abscheiden während der Herstellung eines Basismaterials des aktiven Gebiets. Dadurch kann das Ätzstoppmaterial in sehr präziser Weise mit den gewünschten Eigenschaften eingebaut werden, ohne dass dadurch Kristallfehler und dergleichen hervorgerufen werden. In einer Ausführungsform wird der gesamte Ätzprozess als ein nasschemischer Ätzprozess ausgeführt. In diesem Falle kann beispielsweise der Aufwand relativ gering bleiben, da beispielsweise auf weitere zusätzliche Ätzschritte, etwa plasmaunterstützte Ätzschritte verzichtet werden kann. Dennoch wird auf Grund der Ätzstoppschicht ein hohes Maß an Gleichmäßigkeit des lateralen Unterätzens und der resultierenden Tiefe der Aussparungen unabhängig von der Strukturmusterdichte erreicht, wie dies auch bereits zuvor erläutert ist.
  • Vorteilhafter Weise werden der Ätzprozess und die Lage der Ätzstoppschicht so gesteuert, dass eine Unterseite der Aussparung eine andere Kristallorientierung als Seitenwände der Aussparung besitzen. Dadurch ergeben sich, wie bereits zuvor erläutert ist, vorteilhafte Bedingungen während des epitaktischen Aufwachsens des verformungsinduzierenden Halbleitermaterials.
  • Gemäß einem weiteren Aspekte der vorliegenden Erfindung wird die zuvor genannte Aufgabe gelöst durch ein Halbleiterbauelement. Das Bauelement umfasst ein erstes aktives Gebiet, über welchem mehrere erste Gateelektrodenstrukturen mit einem ersten lateralen Abstand ausgebildet sind und das eine erste vergrabene Ätzstoppschicht aufweist. Das Halbleiterbauelement umfasst ferner ein zweites aktives Gebiet, über welchem mehrere zweite Gateelektrodenstrukturen mit einem zweiten von dem ersten lateralen Abstand unterschiedlichen Abstand voneinander ausgebildet sind, wobei das zweite aktive Gebiet eine zweite vergrabene Ätzstoppschicht aufweist, die an der gleichen Tiefe wie die erste Ätzstoppschicht angeordnet ist. Das Halbleiterbauelement umfasst mehrere erste Gebiete mit einem verformungsinduzierenden Halbleitermaterial in dem ersten aktiven Gebiet, wobei das verformungsinduzierende Halbleitermaterial geneigte Seitenwände und eine Unterseite aufweist, die in der ersten Ätzstoppschicht ausgebildet ist. Das Halbleiterbauelement umfasst mehrere zweite Gebiete in dem zweiten aktiven Gebiet mit dem verformungsinduzierenden Halbleitermaterial, das geneigte Seitenwände und eine Unterseite aufweist, die in der zweiten Ätzstoppschicht ausgebildet ist.
  • Dadurch ergibt sich also ein Aufbau für verformungsinduzierende Halbleitermaterialien, der zu sehr gleichmäßigen Transistoreigenschaften führt, selbst wenn die Gateelektrodenstrukturen der Transistoren über den jeweiligen aktiven Gebieten mit unterschiedlichen Abständen angeordnet sind. In der folgenden Beschreibung werden die zuvor dargestellten Ausführungsformen und weitere Ausführungsformen detaillierter beschrieben, wobei auch auf die begleitenden Zeichnungen Bezug genommen wird, in denen:
  • 1a und 1b schematisch Querschnittsansichten eines Halbleiterbauelements zeigen, wobei ein verformungsinduzierendes Material gemäß konventioneller Strategien eingebaut wird,
  • 2a bis 2e schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wobei Transistoren mit einem verformungsinduzierenden Material versehen werden unter Anwendung einer kristallographisch anisotropen Ätztechnik und einer vergrabenen Ätzstoppschicht gemäß der vorliegenden Erfindung,
  • 2f und 2g schematisch Querschnittsansichten des Halbleiterbauelements zeigen, wobei die vergrabene Ätzstoppschicht durch Implantation vor der Herstellung von Gateelektrodenestrukturen erzeugt wird gemäß anschaulichen Ausführungsformen und
  • 2h und 2i schematisch Querschnittsansichten des Halbleiterbauelements in einer frühen Fertigungsphase zeigen, in der die vergrabene Ätzstoppschicht auf der Grundlage eines epitaktischen Aufwachsprozesses gemäß weiteren anschaulichen Ausführungsformen hergestellt wird.
  • Mit Bezug zu den 2a bis 2i wird die vorliegende Erfindung nunmehr detaillierter beschrieben, wobei bei Bedarf auch auf die 1a bis 1b verwiesen wird.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbeiterbauelements 200, das ein Substrat 201 aufweist, über welchem eine Halbleiterschicht 202 vorgesehen ist. Die Halbleiterschicht 202, die etwa als Siliziumschicht oder als eine Halbleiterschicht bereitgestellt wird, die einen großen Anteil an Silizium aufweist, ist in entsprechende aktive Gebiete 202a, 202b unterteilt, wobei dies auf der Grundlage von geeigneten Isolationsstrukturen erfolgt, die nicht gezeigt sind. Zu beachten ist, dass ein aktives Gebiet generell als ein Teil der Halbleiterschicht 202 zu verstehen ist, in und über welchem Transistoren herzustellen sind. In der dargestellten Ausführungsform ist ein aktives Gebiete 202a vorgesehen, über welchem Gateelektrodenstrukturen 260a, hergestellt sind, die einen lateralen Abstand 260d voneinander besitzen, der den dazugehörigen Entwurfserfordernissen entspricht. In ähnlicher Weise ist ein aktives Gebiet 202b vorgesehen, über welchem Gateelektrodenstrukturen 260b ausgebildet sind, die voneinander einen lateralen Abstand 260e besitzen, der deutlich größer ist als der Abstand 260d. Beispielsweise ist der Abstand 260e doppelt so groß wie der Abstand 260d, wobei auch andere Verhältnisse der Abstände 260d, 260e zueinander anwendbar sind, wenn dies den zugehörigen Entwurfsregeln entspricht. Weiterhin besitzen die Gateelektrodenstrukturen 260a, 260b im Wesentlichen den gleichen Aufbau und besitzen beispielweise eine Gatedielektrikumsschicht 262, ein Elektrodenmaterial 263, ein Deckmaterial 264 und einen Abstandshalter 261. Ferner sind in dieser Fertigungsphase mehrere Ätzstoppschichten 210a in dem aktiven Gebiet 202a vorgesehen, während Ätzstoppschichten 210d in dem aktiven Gebiet 202b eingebaut sind. Die Ätzstoppschichten 210a, 210b sind dabei so in den aktiven Gebieten 202a, 202b eingebaut, dass sie im Wesentlichen die gleiche Tiefe 210d besitzen. Dabei ist zu beachten, dass die Ätzstoppschichten 210a, 210b in einigen Ausführungsformen keine genau definierten Ränder besitzen, wobei jedoch die Tiefe 210d dennoch genau definierbar ist, indem beispielsweise der Wert des Abstandes von der Oberfläche der Schicht 202 zu einem Konzentrationsmaximum einer gewissen Atomsorte der Schicht 210a bzw. der Schicht 210b als Abstand verwendet wird. In anderen Ausführungsformen, wie dies nachfolgend beschrieben wird, können die Schichten 210a, 210b genau definierte Ränder besitzen, wenn beispielsweise die Schicht 210a und/oder die Schicht 210b durch ein epitaktisches Aufwachsverfahren hergestellt sind. In einigen Ausführungsformen sind die Schichten 210a, 210b durch Einbau einer gewissen Atomsorte, etwa von Bor, Kohlenstoff, Xenon, und dergleichen hergestellt, so dass sich innerhalb der Schichten 210a, 210b ein deutlich anderes Ätzverhalten ergibt im Vergleich zu dem restlichen Basismaterial der aktiven Gebiete 202a, 202b. Es sollte beachtet werden, dass ein „Basismaterial” der aktiven Gebiete 202a, 202b das Halbleitermaterial bezeichnet, in welchem bereits auch Dotierstoff und dergleichen enthalten sind, wie sie zur Einstellung der grundlegenden Transistoreigenschaften der aktiven Gebiete 202a, 202b erforderlich sind.
  • Das Halbleiterbauelement 200, wie es in 2a gezeigt ist, kann auf der Grundlage der folgenden Prozesstechniken hergestellt werden. Zunächst werden die aktiven Gebiete 202a, 202b erzeugt, indem beispielsweise Isolationsstrukturen gebildet werden, die somit die laterale Position und Größe sowie Form der aktiven Gebiete 202a, 202b definieren. Zu diesem Zweck können gut etablierte Prozesstechniken angewendet werden, um etwa Gräben in der Schicht 202 zu erzeugen, die nachfolgend mit einem geeigneten dielektrischen Material aufgefüllt werden. Vor oder nach der Herstellung entsprechender Isolationsgebiete können grundlegende Transistoreigenschaften eingestellt werden, etwa die Leitfähigkeitsart, das Einbringen von Dotierstoffen für die Einstellung der Schwellwertspannung und dergleichen, wobei dies auf der Grundlage von Implantationsverfahren unter Anwendung geeigneter Maskierungsschemata erfolgen kann. Daraufhin werden die Gateelektrodenstrukturen 260a, 260b hergestellt, wobei dies mittels beliebiger geeigneter Technologie durchführbar ist. Zu diesem Zweck können geeignete Materialien für die Gateisolationsschicht 262 und das Elektrodenmaterial 263 aufgebracht werden, die anschließend mittels des Deckmaterials 264 durch aufwendige Lithographieverfahren und Ätzprozesse strukturiert werden. Daraufhin werden die Abstandshalter 261 hergestellt durch Abscheiden eines oder mehrerer geeigneter Materialien und durch Anwenden geeigneter Ätzverfahren. Dabei wird die Abscheidung und das Ätzen der entsprechenden Materialien zur Erzeugung der Abstandshalter 261 so durchgeführt, dass diese dann eine gewünschte Breite besitzen, die für die weitere Bearbeitung geeignet ist.
  • Es sollte beachtet werden, dass die Gateelektrodenstrukturen 260a, 260b mit einer kritischen Abmessung, d. h. einer Länge des Elektrodenmaterials 263 in der horizontalen Richtung von 50 nm und weniger vorgesehen werden können, wie dies durch die Entwurfsregeln erforderlich ist. Es können auch aufwendige Gatematerialien, etwa dielektrische Materialien mit großem ε und dergleichen in Verbindung mit metallenthaltenden Elektrodenmaterialien verwendet werden. Anschließend wird in der gezeigten Ausführungsform ein Implantationsprozess 211 ausgeführt, so dass damit die Atomsorte eingebaut wird, um die vergrabenen Ätzstoppschichten 210a, 210b zu erzeugen, wobei die Gatelektrodenstrukturen 260a, 260b als Implantationsmasken dienen. Es sollte beachtet werden, dass andere Bauteilbereiche, in denen das Einbauen einer Ätzstoppatomsorte nicht gewünscht ist, durch ein Maskenmaterial abgedeckt werden könne, etwa durch Lackmaterial und dergleichen. Die Implantationsparameter für den Prozess 211 können effizient auf der Grundlage von Simulationsberechungen oder Berechnungen ermittelt werden, so dass eine gewünschte Atomsorte mit der gewünschten Konzentration und der gewünschten Eindringtiefe, die somit auch die Tiefe 210d festlegt, eingebaut wird. Zu diesem Zweck können Bor, Kohlenstoff, Xenon und dergleichen verwendet werden, wobei sich eine entsprechende Ätzstoppwirkung zuvor experimentell ermitteln lässt, um damit eine gewünschte Konzentration für die Schichten 210a, 210b vorzusehen.
  • 2b zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, wird ein Ausheizprozess 212 durchgeführt, so dass mögliche Kristallschäden in den aktiven Gebieten 202a, 202b und ggf. auch in den Gateelektrodenstrukturen 260a, 260b ausgeheilt oder zumindest wesentlich reduziert werden, so dass sich eine gewünschte Kristallqualität in den Gebieten 202a, 202b ergibt. Ferner wird ggf. auch die Atomsorte in den Ätzstoppschichten 210a, 210b „aktiviert”, d. h. auch innerhalb dieser Schicht wird eine nahezu regelmäßige Kristallstruktur geschaffen, in der die zuvor eingebauten Atome, d. h. ein hoher Prozentsatz davon an Gitterstellen angeordnet wird. Der Ausheizprozess 210 kann in Form eines kurzen Ausheizprozesses mittels Laserstrahlung oder auch als ein schneller thermischen Ausheizprozess (RTA) durchgeführt werden, wobei die angewendeten Temperaturen und Einwirkdauern experimentell festgelegt werden können. Es sollte beachtet werden, dass Implantationsprozesse in Verbindung mit Ausheizprozessen standardmäßige Prozesse bei der Herstellung von Halbleiterbauelementen sind und zugehörige Parameter durch Experimente, Simulation, Fachwissen und dergleichen ermittelt werden können. Bei Bedarf kann einer oder mehrere Ausheizprozesse in einer früheren Phase des Herstellungsvorgangs 200 weggelassen werden und kann durch den Ausheizprozess 212 in dieser Phase des gesamten Fertigungsprozesses ersetzt werden.
  • 2c zeigt schematisch das Bauelement 200 während eines Ätzprozesses 213, in welchem Aussparungen 204a bzw. 204b in den aktiven Gebieten 202a bzw. 202b erzeugt werden. Der Ätzprozess 213 ist so gestaltet, dass zumindest während einer Endphase ein kristallographisch anisotropes Ätzverhalten erreicht wird, wie dies zuvor erläutert ist. Beispielsweise können in dieser Phase des Ätzprozesses 213 Chemikalien wie TMAH, KOH und dergleichen eingesetzt werden, so dass sich eine gewünschte laterale Ätzrate in gut gesteuerter Weise ergibt, die zu einer nahezu selbstimitierenden Ätzung in lateraler Richtung und zu der charakteristischen Form der Aussparungen 204a, 204b führt. D. h., die Aussparungen 204a, 204b besitzen geneigte Seitenwände 204s, die im Wesentlichen Kristallebenen mit sehr geringer Ätzrate entsprechen, beispielsweise einer (111) Ebene in einem Siliziumbasismaterial. Andererseits besitzen die Aussparungen 204a, 204b trotz der sehr unterschiedlichen lateralen Abmessungen, die durch die unterschiedlichen Abstände der Gateelektrodenstrukturen 260a, 260b hervorgerufen wird, eine sehr gleichmäßige Tiefe auf Grund der Anwesenheit der Ätzstoppschichten 210a, 210b. Somit ergibt sich trotz der unterschiedlichen Geometrie der jeweiligen aktiven Gebiete 202a, 202b auf Grund der unterschiedlichen Abstände der Gateelektrodenstrukturen 260a bzw. 260b eine nahezu identische Tiefe und auch ein nahezu identischer Grad an lateraler Unterätzung der jeweiligen Gateelektrodenstrukturen. Es ist gut bekannt, dass viele nasschemische Ätzchemien, beispielsweise TMAH sehr sensibel auf die Anwesenheit von gewissen Atomsorten reagieren, beispielsweise auf Bor, Kohlenstoff, Xenon und dergleichen, so dass, wenn diese Stoffe in einem Siliziumbasismaterial eingebaut sind, eine deutliche geringere Ätzrate und damit die Ätzstoppwirkung erhalten wird, so dass die Ätzfront zuverlässig in den jeweiligen Ätzstoppschichten 210a, 210b angehalten wird. Insbesondere wird in der Aussparung 204a ein weiteres Voranschreiten der Ätzfront im Wesentlichen vermieden oder deutlich reduziert, so dass dort die Unterseite 204b bewahrt wird, die somit eine gewünschte Kristallorientierung besitzt, etwa eine (100) Kristallebene, wie dies auch zuvor erläutert ist.
  • 2d zeigt das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt wird ein selektiver epitaktischer Aufwachsprozess 214 ausgeführt, um die zuvor erzeugten Aussparungen 204a, 204b mit einem gewünschten verformungsinduzierenden Halbleitermaterial 251a bzw. 215b zu füllen. Zu diesem Zweck können gut etablierte Prozessrezepte angewendet werden, um eine gewünschte Art eines verformungsinduzierenden Halbleitermaterials zu erzeugen. Beispielsweise kann ein Silizium/Germanium-Material, ein Silizium/Silizium/Zinn-Material, ein Silizium/Zinn-Material, ein Silizium/Kohlenstoff-Material, ein Silizium/Phosphor-Material, und dergleichen hergestellt werden, um damit insbesondere eine verformungsinduzierende Wirkung in den jeweiligen aktiven Gebieten zu erreichen. Auf Grund der relativ gleichmäßigen Tiefe der Aussparungen 204a, 204b ergibt sich, wenn die Materialien 251a, 251 gemeinsam während des Prozesses 214 erzeugt werden, eine sehr gleichmäßige Füllhöhe, wobei auch insbesondere auf Grund des Vorhandenseins der Unterseite 204u bei den Aussparungen auch vorteilhafte Bedingungen während des epitaktischen Aufwachsens erreicht werden, wie dies auch zuvor erläutert ist.
  • In Ausführungsformen, die nicht gesondert dargestellt sind, können die Materialien 251a, 251b mit unterschiedlichen Eigenschaften hergestellt werden, wenn der Prozess 214 eine Sequenz aus Prozessen darstellt, in welchem zunächst eine der Aussparungen 204a, 204b durch eine geeignete Maske abgedeckt wird, und ein gewünschtes Material sodann nicht in der abgedeckten Aussparung aufgewachsen wird, woraufhin dann das aufgewachsene Material abgedeckt wird und nach Entfernen des Maskenmaterials die andere Aussparung mit einem gewünschten Material gefüllt wird.
  • 2e zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Fertigungsstadium. In dieser Phase sind Transistoren 250a in und über dem aktiven Gebiet 202a gebildet, während Transistoren 250b in und über dem aktiven Gebiet 202b hergestellt sind. Die Transistoren weisen die Gateelektrodenstrukturen 260a, 260b auf, wobei eine zusätzliche Abstandshalterstruktur 266 vorgesehen sein kann, je nach Prozess- und Bauteilerfordernissen. Ferner ist die Deckschicht 264 (siehe 2a) entfernt und ggf. ist ein zusätzliches metallenthaltendes Elektrodenmaterial 265, beispielsweise in Form eines Metallsilizids vorgesehen. In den aktiven Gebieten 202a sind entsprechende Drain- und Sourcegebiete 252 ausgebildet, die bei Bedarf auch ein Metallsilizid 255 aufweisen können, um damit insgesamt den Kontaktwiderstand in jeweiligen Transistoren zu verringern. Ferner sind die verformungsinduzierenden Materialien 251a, 251b vorhanden und erzeugen eine gewünschte Verformung in einem Kanalgebiet 253, wobei sie auf Grund der gleichmäßigen Erzeugung der Materialien 251a, 252b und insbesondere der zugehörigen Aussparungen, wie dies zuvor erläutert ist, zu insgesamt günstigeren Transistoreigenschaften beitragen.
  • Die Transistoren 250a, 250b können auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, wozu etwa das Entfernen der Deckschichten 264 gehört und das Erzeugen der Source- und Draingebiete 252, beispielweise in Verbindung mit der Abstandshalterstruktur 266, um damit ein gewünschtes laterales und vertikales Dotierstoffprofil auf der Grundlage von Implantationsprozessen und Maskierungsschemata zu erhalten. Daraufhin können geeignete Ausheizverfahren angewendet werden, um das endgültige Profil der Drain- und Sourcegebiete 252 einzustellen. Sodann werden bei Bedarf die Metallsilizidgebiete 255, 265 erzeugt, wobei dies ebenfalls auf der Grundlage gut etablierter Prozesstechniken bewerkstelligt werden kann. Die verformungsinduzierenden Halbleitermaterialien 251a, 252b sind somit Gebiete, die geneigte Seitenwandflächen besitzen und deren Unterseite nahezu auf gleicher Höhe liegen, wie dies zuvor mit Bezug zu den Aussparungen 204a, 204b (siehe 2c) erläutert ist.
  • 2f zeigt schematisch das Bauelement 200 gemäß weiteren anschaulichen Ausführungsformen in einer frühen Fertigungsphase, in der eine vergrabene Ätzstoppschicht 210 in die Halbleiterschicht 202 eingebaut wird, bevor die Gateelektrodenstrukturen hergestellt werden. Dazu kann die Schicht 202 eine oder mehrere Materialschichten 206 aufweisen, etwa in Form eines Siliziumdioxidmaterials, eines Siliziumnitridmaterials, und dergleichen, wie es typischerweise vor und während der Strukturierung der Schicht 202 vorhanden ist. Ferner ist in der gezeigten Ausführungsform eine Implantationsmaske, etwa in Form eines Lackmaterials, vorhanden, um damit den Einbau einer vergrabenen Ätzstoppschicht 210 auf bestimmte Bauteilbereiche zu beschränken. Auf der Grundlage der Maske 207 wird dann der Implantationsprozess 210 mit geeigneten Parametern ausgeführt, so dass die Implantationssorte der Schicht 210 mit der gewünschten Konzentration und an der gewünschten Tiefe eingebaut wird. Auch in dieser Hinsicht können geeignete Implantationsparameter effizient auf der Grundlage von Simulation und/oder Experimenten im Zusammenhang mit einer gewünschten Atomsorte, etwa Bor, Kohlenstoff, Xenon und dergleichen ermittelt werden. In vorteilhaften Ausführungsformen findet der Implantationsprozess 211 im Rahmen einer Implantations- und Maskierungssequenz statt, in der auch die grundlegenden Eigenschaften von aktiven Gebieten eingestellt werden, so dass ggf. die Implantationsmaske 207 nicht zusätzlich erzeugt werden muss, sondern ohnehin erforderlich ist, um die entsprechenden Wannendotierstoffe und dergleichen einzubauen. Auf diese Weise kann ein zusätzlicher Aufwand im Hinblick auf Photolithographie und Erzeugen von Implantationsmasken vermieden werden.
  • 2g zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, wobei die Gateelektrodenstrukturen 260a, 260c hergestellt werden, nachdem die vergrabene Ätzstoppschicht 210 eingebaut wurde. In diesem Beispiel erstreckt sich die Ätzstoppschicht 210 durchgehend in einem aktiven Gebiet 202a, das beispielsweise p-Kanaltransistoren entsprechen kann, während ein aktives Gebiet 202c keine vergrabene Ätzstoppschicht enthält. In dieser Fertigungsphase sind beispielsweise die Gateelektrodenstrukturen 260a so hergestellt, wie dies bereits erläutert ist, während die Gateelektrodenstruktur 250c, sowie das aktive Gebiet 202c durch eine Abstandshalterschicht 201s abgedeckt sind, die zuvor zur Erzeugung der Abstandshalter 261 in den Gateelektrodenstrukturen 260a verwendet wurde. In dieser Fertigungsphase können sodann Aussparungen in dem aktiven Gebiet 202a hergestellt werden, wobei die Schicht 261s als Ätzmaske dient, so dass eine Strukturierung des aktiven Gebiets 202c unterbleibt. Im Hinblick auf die Erzeugung entsprechender Aussparungen gelten die gleichen Kriterien, wie sie zuvor bereits erläutert sind.
  • 2h zeigt schematisch das Bauelement 200 in Ausführungsformen, in denen die vergrabene Ätzstoppschicht 210 in einer sehr frühen Fertigungsphase erzeugt wird, beispielsweise wenn die Halbleiterschicht 202 epitaktisch erzeugt wird, wobei in dieser Phase ein erster Teil 202l hergestellt ist. Zu diesem Zweck werden beispielsweise gut etablierte Prozesstechniken eingesetzt, woraufhin während einer gewissen Phase des Abscheidens ein Prozess 215 ausgeführt wird, in welchem die Prozessparameter so eingestellt werden, dass die Schicht 210 mit einer gewünschten Materialzusammensetzung aufgebracht wird. Auf diese Weise ergeben sich eine sehr genau festgelegte Zusammensetzung, Schichtdicke und vertikale Position der Ätzstoppschicht 210 in der Halbleiterschicht 202. Die Prozessparameter während des Prozesses 215 oder während einer entsprechenden Phase beim Abscheiden des Materials 202 können auf der Grundlage gut bekannter Rezepte oder Experimente festgelegt werden.
  • 2i zeigt schematisch das Bauelement 200, nachdem die Schicht 202 vollständig abgeschieden wurde. D. h., der untere Teil der Schicht 202, als 202l bezeichnet, ist von einem oberen Teil 202u durch die vergrabene Ätzstoppschicht 210 getrennt. Die weitere Bearbeitung kann dann fortgesetzt werden, indem entsprechende aktive Gebiete erzeugt werden, über denen dann jeweils die Gateelektrodendstrukturen hergestellt werden, wie dies auch zuvor erläutert ist. Es sollte beachtet werden, dass die vergrabene Ätzstoppschicht 210 so hergestellt werden kann, dass diese nur eine geringfügige Auswirkung auf die generellen elektronischen Eigenschaften der Schicht 202 ausübt, wohingegen die Ätzstoppwirkung ausreichend ist, um den Ätzvorgang zur Erzeugung der Aussparungen in den jeweiligen aktiven Gebieten in genauer Weise zu steuern. Auch in diesem Falle können entsprechende Atomsorten eingebaut werden, wobei vorzugsweise inerte Sorten verwendet werden können, so dass eine mögliche geringe Auswirkung für p-Kanaltransistoren und n-Kanaltransistoren in gleicher Weise erfolgt.
  • Es gilt also: Die vorliegende Erfindung stellt Halbleiterbauelemente und Fertigungstechniken bereit, in der Aussparungen und somit verformungsinduzierende Halbleitermaterialien in den aktiven Gebieten von Transistoren, etwa p-Kanaltransistoren und/oder n-Kanaltransistoren, derart hergestellt werden können, dass eine geringere Streuung der Transistoreigenschaften erreicht wird. Dazu werden die Aussparungen auf der Grundlage einer vergrabenen Ätzstoppschicht mittels eines kristallographisch anisotropen Ätzverfahrens erzeugt, so dass die resultierenden Aussparungen im Wesentlichen die gleiche Tiefe besitzen. Daher können das oder die verformungsinduzierenden Halbleiterlegierungen mit höherer Gleichmäßigkeit aufgewachsen werden, wobei insbesondere auch eine gewünschte Kristallfläche als Schablonenmaterial für den epitaktischen Aufwachsprozess dienen kann. Die sich daraus ergebenden Transistoren besitzen eine bessere Gleichmäßigkeit im Hinblick auf Bauteilparameter, etwa die Schwellwertspannung, die Überlappungskapazität bzw. Miller-Kapazität, den Durchlassstrom, und dergleichen. Auch wird die Gleichmäßigkeit über viele prozessierte Substrate hinweg deutlich verbessert.

Claims (10)

  1. Verfahren mit: Bilden einer vergrabenen Ätzstoppschicht in einem kristallinen aktiven Gebiet eines Transistors zumindest lateral benachbart zu einer Gateelektrodenstruktur eines Transistors; Erzeugen einer Aussparung in dem kristallinen aktiven Gebiet durch Ausführen eines Ätzprozesses, der zumindest während eines Teils des Ätzprozesses eine kristallographisch anisotrope Abtragsrate besitzt, und Verwendung der vergrabenen Ätzstoppschicht als Ätzstopp; und Bilden einer verformungsinduzierenden Halbleiterlegierung zumindest in der Aussparung durch Ausführen eines selektiven epitaktischen Aufwachsprozesses.
  2. Verfahren nach Anspruch 1, wobei Bilden einer vergrabenen Ätzstoppschicht umfasst: Ausführen eines Implantationsprozesses zur Einführung einer Atomsorte, die die Abtragsrate eines Basismaterials des aktiven Gebiets während des Ätzprozesses reduziert.
  3. Verfahren nach Anspruch 2, das ferner umfasst: Ausführen eines Ausheizprozesses zur Rekristallisierung von Kristallschäden in dem aktiven Gebiet nach Ausführen des Implantationsprozesses und vor dem Erzeugen der Aussparung.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die Ätzstoppschicht unter Verwendung von Bor und/oder Kohlenstoff und/oder Xenon gebildet wird.
  5. Verfahren nach Anspruch 2, wobei der Implantationsprozess nach der Herstellung der Gatelektrodenstruktur auf dem aktiven Gebiet erfolgt.
  6. Verfahren nach Anspruch 2, wobei der Implantationsprozess vor der Herstellung der Gateelektrodenstruktur auf dem aktiven Gebiet erfolgt.
  7. Verfahren nach Anspruch 1, wobei die Bildung der vergrabenen Ätzstoppschicht durch epitaktisches Abscheiden während der Herstellung eines Basismaterials des aktiven Gebiets erfolgt.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei der gesamte Ätzprozess als nasschemischer Ätzprozess ausgeführt wird.
  9. Verfahren nach einem der Ansprüche 1 bis 8, wobei der Ätzprozess und die Lage der Ätzstoppschicht so gesteuert werden, dass eine Unterseite der Aussparung eine andere Kristallorientierung als Seitenwände der Aussparung besitzt.
  10. Halbleiterbauelement mit: einem ersten aktiven Gebiet, über welchem mehrere erste Gateelektrodenstrukturen mit einem ersten lateralen Abstand voneinander ausgebildet sind und das eine erste vergrabene Ätzstoppschicht aufweist, einem zweiten aktiven Gebiet, über welchem mehrere zweite Gateelektrodenstrukturen mit einem zweiten, von dem ersten lateralen Abstand unterschiedlichen Abstand voneinander ausgebildet sind, wobei das zweite aktive Gebiet eine zweite vergrabene Ätzstoppschicht aufweist, die an der gleichen Tiefe wie die erste Ätzstoppschicht angeordnet ist, mehreren ersten Gebieten in dem ersten aktiven Gebiet mit einem verformungsinduzierenden Halbleitermaterial, das geneigte Seitenwände und eine Unterseite aufweist, die in der ersten Ätzstoppschicht ausgebildet ist und mehreren zweiten Gebieten in dem zweiten aktiven Gebiet mit dem verformungsinduzierenden Halbleitermaterial, das geneigte Seitenwände und eine Unterseite aufweist, die in der zweiten Ätzstoppschicht ausgebildet ist.
DE201110079833 2011-07-26 2011-07-26 Verfahren zur Bildung einer vergrabenen Ätzstoppschicht in einem Transistor mit eingebettetem verformungsinduzierenden Material, das in Aussparungen mit geneigten Seitenwänden hergestellt ist, und Halbleiterbauelement Expired - Fee Related DE102011079833B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE201110079833 DE102011079833B4 (de) 2011-07-26 2011-07-26 Verfahren zur Bildung einer vergrabenen Ätzstoppschicht in einem Transistor mit eingebettetem verformungsinduzierenden Material, das in Aussparungen mit geneigten Seitenwänden hergestellt ist, und Halbleiterbauelement

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE201110079833 DE102011079833B4 (de) 2011-07-26 2011-07-26 Verfahren zur Bildung einer vergrabenen Ätzstoppschicht in einem Transistor mit eingebettetem verformungsinduzierenden Material, das in Aussparungen mit geneigten Seitenwänden hergestellt ist, und Halbleiterbauelement

Publications (2)

Publication Number Publication Date
DE102011079833A1 DE102011079833A1 (de) 2013-01-31
DE102011079833B4 true DE102011079833B4 (de) 2013-05-16

Family

ID=47502841

Family Applications (1)

Application Number Title Priority Date Filing Date
DE201110079833 Expired - Fee Related DE102011079833B4 (de) 2011-07-26 2011-07-26 Verfahren zur Bildung einer vergrabenen Ätzstoppschicht in einem Transistor mit eingebettetem verformungsinduzierenden Material, das in Aussparungen mit geneigten Seitenwänden hergestellt ist, und Halbleiterbauelement

Country Status (1)

Country Link
DE (1) DE102011079833B4 (de)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19603829A1 (de) * 1996-02-02 1997-08-07 Daimler Benz Ag Verfahren zur Herstellung von mikromechanischen Strukturen aus Silizium
US7755171B2 (en) * 2006-07-24 2010-07-13 International Business Machines Corporation Transistor structure with recessed source/drain and buried etch stop layer and related method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19603829A1 (de) * 1996-02-02 1997-08-07 Daimler Benz Ag Verfahren zur Herstellung von mikromechanischen Strukturen aus Silizium
US7755171B2 (en) * 2006-07-24 2010-07-13 International Business Machines Corporation Transistor structure with recessed source/drain and buried etch stop layer and related method

Also Published As

Publication number Publication date
DE102011079833A1 (de) 2013-01-31

Similar Documents

Publication Publication Date Title
DE102008063427B4 (de) Verfahren zum selektiven Herstellen eines Transistors mit einem eingebetteten verformungsinduzierenden Material mit einer graduell geformten Gestaltung
DE102005051994B4 (de) Verformungsverfahrenstechnik in Transistoren auf Siliziumbasis unter Anwendung eingebetteter Halbleiterschichten mit Atomen mit einem großen kovalenten Radius
DE102006019937B4 (de) Verfahren zur Herstellung eines SOI-Transistors mit eingebetteter Verformungsschicht und einem reduzierten Effekt des potentialfreien Körpers
DE102010030768B4 (de) Herstellverfahren für ein Halbleiterbauelement als Transistor mit eingebettetem Si/Ge-Material mit geringerem Abstand und besserer Gleichmäßigkeit und Transistor
DE102006019835B4 (de) Transistor mit einem Kanal mit Zugverformung, der entlang einer kristallographischen Orientierung mit erhöhter Ladungsträgerbeweglichkeit orientiert ist
DE102008049718B3 (de) Transistorbauelement mit einer asymmetrischen eingebetteten Halbleiterlegierung und Herstellungsverfahren dafür
DE102008054075B4 (de) Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren
DE102010029532B4 (de) Transistor mit eingebettetem verformungsinduzierenden Material, das in diamantförmigen Aussparungen auf der Grundlage einer Voramorphisierung hergestellt ist
DE102009047304B4 (de) Leistungssteigerung in PFET-Transistoren mit einem Metallgatestapel mit großem ε durch Verbessern des Dotierstoffeinschlusses
DE102008035816A1 (de) Leistungssteigerung in PMOS- und NMOS-Transistoren auf der Grundlage eines Silizium/Kohlenstoff-Materials
DE102005009023A1 (de) Gateelektrodenstruktur und Transistor mit asymmetrischen Abstandselementen und Verfahren zum Herstellen derselben
DE102008063399B4 (de) Asymmetrischer Transistor mit einer eingebetteten Halbleiterlegierung mit einer asymmetrischen Anordnung und Verfahren zur Herstellung des Transistors
DE102007052051B4 (de) Herstellung verspannungsinduzierender Schichten über einem Bauteilgebiet mit dichtliegenden Transistorelementen
DE102011003439B4 (de) Verfahren zur Durchlassstromerhöhung in Feldeffekttransistoren durch asymmetrische Konzentrationsprofile von Legierungssubstanzen einer Kanalhalbleiterlegierung und Halbleiterbauelement
DE102011076696B4 (de) Verfahren zur Leistungssteigerung in Transistoren durch Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials auf der Grundlage einer Saatschicht und entsprechendes Halbleiterbauelement
DE102010064282B4 (de) Transistor mit eingebetteten sigma-förmigen sequenziell hergestellten Halbleiterlegierungen
DE102006030264B4 (de) Verfahren zur Herstellung von Transistoren mit einem Kanal mit biaxialer Verformung, die durch Silizium/Germanium in der Gateelektrode hervorgerufen wird
DE102010063293B3 (de) Verfahren zur Herstellung von Transistoren mit unterschiedlichen Source/Drain-Implantationsabstandshaltern
DE102007009915B4 (de) Halbleiterbauelement mit verformter Halbleiterlegierung mit einem Konzentrationsprofil und Verfahren zu dessen Herstellung
DE102011076695B4 (de) Transistoren mit eingebettetem verformungsinduzierenden Material, das in durch einen Oxidationsätzprozess erzeugten Aussparungen ausgebildet ist
DE102010064284B4 (de) Verfahren zur Herstellung eines Transistors mit einer eingebetteten Sigma-förmigen Halbleiterlegierung mit erhöhter Gleichmäßigkeit
DE102011090170B4 (de) Verfahren zur Herstellung von Metallgatestapeln mit großem ε mit erhöhter Integrität durch Herstellen von STI-Gebieten nach den Gatemetallen
DE102011090165B4 (de) Erhöhte Integrität von Metallgatestapeln mit großem ε durch Bewahren eines Lackmaterials über Endbereichen von Gateelektrodenstrukturen
DE102009006800B4 (de) Verfahren zur Herstellung von Transistoren und entsprechendes Halbleiterbauelement
DE102007063230B4 (de) Halbleiterbauelement mit verspannten Materialschichten und Kontaktelement sowie Herstellungsverfahren hierfür

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final

Effective date: 20130817

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee