DE102011050934B4 - Verfahren zum Herstellen eines Halbleiterbauelements - Google Patents

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Abstract

Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren Folgendes aufweist: • Bereitstellen eines Werkstücks (200) mit einer ersten unteren Oberfläche (203) gegenüber einer oberen Oberfläche (202) mit einer an der oberen Oberfläche (202) angeordneten Schaltungsanordnung; und • Aussetzen der ersten unteren Oberfläche (203) des Werkstücks (200) einem Wasserstoffplasma, wobei das Wasserstoffplasma ein natives Oxid von der ersten unteren Oberfläche (203) entfernt, um eine zweite untere Oberfläche des Werkstücks (200) zu exponieren, und wobei ein quadratischer Mittelwert der Oberflächenrauheit der zweiten unteren Oberfläche unter 1 nm liegt, Abscheiden einer ersten Metallschicht (400) über der zweiten unteren Oberfläche des Werkstücks (200), wodurch auf der zweiten unteren Oberfläche des Werkstücks (200) eine Metallsilizidschicht (405) ausgebildet wird, wobei die Metallsilizidschicht (405) zwischen der ersten Metallschicht (400) und dem Werkstück (200) ausgebildet wird, • wobei die Metallsilizidschicht (405) eine Dicke von unter fünf Atomlagen aufweist.

Description

  • Die vorliegende Erfindung betrifft allgemein Halbleiterbauelemente und insbesondere die Rückseitenverarbeitung von Halbleiterbauelementen.
  • Halbleiterbauelemente werden in vielen elektronischen und anderen Anwendungen verwendet. Halbleiterbauelemente umfassen integrierte Schaltungen, die dadurch auf Halbleiterwafern ausgebildet werden, dass über den Halbleiterwafern viele Arten von dünnen Materialfilmen abgeschieden werden und die dünnen Materialfilme strukturiert werden, um die integrierten Schaltungen auszubilden.
  • Halbleiterbauelemente werden durch Vorderseiten- und Rückseitenkontakte an externe Schaltungen gekoppelt. Das Ausbilden von Rückseitenkontakten mit einem niedrigen Widerstand stellt eine der Herausforderungen bei integrierten Schaltungen dar, insbesondere wenn Packageabmessungen herunterskaliert werden.
  • Die US 2008/0296627 A1 offenbart eine Nitridhalbleitervorrichtung, bei welcher eine Metallelektrode in Kontakt mit einem Siliziumsubstrat ist. Dabei weist die Metallelektrode eine erste Metallsilizidschicht auf, welche in einer Form diskreter Inseln ausgebildet ist, sowie eine zweite Metallschicht, welche eine leitende Verbindung zum Siliziumsubstrat herstellt.
  • Die US 2008/0230911 A1 offenbart eine Halbleiterstruktur, welche aufweist: Ein gedünntes Siliziumsubstrat; eine Silizidschicht über dem gedünnten Siliziumsubstrat; eine Metallschicht über der Silizidschicht; eine Lötverbindungsschicht über der Metallschicht; und eine Deckelschicht über der Lötverbindungsschicht, wobei das gedünnte Siliziumsubstrat nicht dicker als 500 μm ist.
  • Die US 2009/0286382 A1 offenbart ein Verfahren zum Bonden eines Metallsubstrats mit einem Halbleitersubstrat, welches die Schritte eines Polierens und eines Reinigens einer Metallsubstratfläche und einer Halbleitersubstratfläche sowie den Schritt des Bondens des Metallsubstrats mit dem Halbleitersubstrat aufweist.
  • Die Erfindung stellt Verfahren zum Herstellen eines Halbleiterbauelements gemäß Ansprüchen 1, 18 und 29 bereit. Weitere Ausführungsformen sind in den Unteransprüchen beschrieben.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung beinhaltet ein Verfahren zur Herstellung eines Halbleiterbauelements das Ausbilden einer Schaltungsanordnung bei einer oberen Oberfläche eines Werkstücks. Das Werkstück weist eine erste untere Oberfläche gegenüber der oberen Oberfläche auf. Die erste untere Oberfläche des Werkstücks wird einem Wasserstoffplasma ausgesetzt. Das Wasserstoffplasma entfernt ein natives Oxid von der ersten unteren Oberfläche, so dass eine zweite untere Oberfläche des Werkstücks freigelegt wird. Ein quadratischer Mittelwert der Oberflächenrauheit der zweiten unteren Oberfläche liegt unter 1 nm. Durch ein Abscheiden einer ersten Metallschicht über der zweiten unteren Oberfläche bildet sich auf dieser eine Metallsilizidschicht, wobei die Metallsilizidschicht zwischen der ersten Metallschicht und dem Werkstück eine Dicke von unter fünf Atomlagen aufweist.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung beinhaltet ein Verfahren zum Herstellen eines Halbleiterbauelements das Ausbilden eines dotierten Gebiets auf einer oberen Oberfläche eines Werkstücks, wobei das Werkstück eine erste untere Oberfläche gegenüber der oberen Oberfläche aufweist. Das Werkstück wird in einer Plasmaätzanlagenkammer platziert und Argon wird mit einer ersten Strömungsrate und Wasserstoff mit einer zweiten Strömungsrate in die Plasmaätzanlagenkammer eingeleitet. Das Wasserstoffplasma wird gezündet und die Strömungsrate von Wasserstoff wird auf eine dritte Strömungsrate erhöht. Das Wasserstoffplasma entfernt ein natives Oxid von der ersten unteren Oberfläche, so dass eine zweite untere Oberfläche des Werkstücks freigelegt wird.
  • In einer Ausgestaltung kann ein funktionales Element bei der oberen Oberfläche des Werkstücks angeordnet sein.
  • In noch einer Ausgestaltung kann ein quadratischer Mittelwert der Oberflächenrauheit der unteren Oberfläche unter etwa 1 nm liegen.
  • In noch einer Ausgestaltung kann die Metallsilizidschicht über mindestens 80% der unteren Oberfläche des Werkstücks angeordnet sein.
  • In noch einer Ausgestaltung kann das Metall Titan aufweisen.
  • In noch einer Ausgestaltung kann das Metall Titan und Wolfram aufweisen.
  • In noch einer Ausgestaltung kann das Halbleiterbauelement ferner aufweisen eine zweite Metallschicht, die über der ersten Metallschicht angeordnet ist, und eine dritte Metallschicht, die über der zweiten Metallschicht angeordnet ist.
  • In noch einer Ausgestaltung kann die zweite Metallschicht Nickel-Vanadium aufweisen.
  • In noch einer Ausgestaltung kann die dritte Metallschicht Silber aufweisen.
  • In noch einer Ausgestaltung kann die erste Metallschicht abgeschieden werden, ohne den Unterdruck zu unterbrechen, nachdem die erste untere Oberfläche dem Wasserstoffplasma ausgesetzt wurde.
  • In noch einer Ausgestaltung kann die erste Metallschicht als eine unstrukturierte Schicht im Wesentlichen über der ganzen zweiten unteren Oberfläche des Werkstücks abgeschieden werden.
  • In noch einer Ausgestaltung kann die erste Metallschicht Titan oder Wolfram aufweisen.
  • In noch einer Ausgestaltung kann das Wasserstoffplasma bei einer Plasmaanregungsfrequenz zwischen etwa 100 kHz und etwa 600 kHz ausgeführt werden.
  • In noch einer Ausgestaltung kann das Werkstück elektrisch potentialfrei sein, wenn die erste untere Oberfläche des Werkstücks dem Wasserstoffplasma ausgesetzt wird.
  • In noch einer Ausgestaltung kann die zweite untere Oberfläche hydrophob sein.
  • In noch einer Ausgestaltung kann die dritte Strömungsrate etwa das Doppelte der ersten Strömungsrate betragen.
  • In noch einer Ausgestaltung kann das Aussetzen der ersten unteren Oberfläche des Werkstücks dem Wasserstoffplasma Folgendes aufweisen: ein Platzieren des Werkstücks in einer Plasmaätzanlagenkammer; ein Strömen von Argon mit einer ersten Strömungsrate und Wasserstoff mit einer zweiten Strömungsrate; ein Stoppen des Stroms von Wasserstoff; ein Zünden des Wasserstoffplasmas nach dem Stoppen des Stroms von Wasserstoff; und ein Strömen von Wasserstoff mit einer dritten Strömungsrate nach dem Zünden.
  • In noch einer Ausgestaltung kann die zweite Strömungsrate weniger als 50% der ersten Strömungsrate betragen.
  • In noch einer Ausgestaltung kann 5 cm3 bis etwa 20 cm3 betragen, wobei die zweite Strömungsrate zwischen etwa 10 cm3 und etwa 40 cm3 liegt, wobei die dritte Strömungsrate zwischen etwa 10 cm3 und etwa 40 cm3 liegt.
  • In noch einer Ausgestaltung kann das Aussetzen der ersten unteren Oberfläche des Werkstücks dem Wasserstoffplasma Folgendes aufweisen: ein Platzieren des Werkstücks in einer Plasmaätzanlagenkammer; ein Strömen von Argon mit einer ersten Strömungsrate und Wasserstoff mit einer zweiten Strömungsrate; ein Reduzieren des Stroms von Wasserstoff von der zweiten Strömungsrate auf eine dritte Strömungsrate; ein Zünden des Wasserstoffplasmas nach dem Reduzieren des Stroms von Wasserstoff; und ein Erhöhen des Stroms von Wasserstoff von einer dritten Strömungsrate auf eine vierte Strömungsrate nach dem Zünden.
  • In noch einer Ausgestaltung kann das Aussetzen der ersten unteren Oberfläche des Werkstücks dem Wasserstoffplasma Folgendes aufweisen: ein Platzieren des Werkstücks in einer Plasmaätzanlagenkammer; ein Strömen von Argon mit einer ersten Strömungsrate; ein Zünden eines Plasmas nach dem Strömen von Argon; und ein Einleiten von Wasserstoff mit einer zweiten Strömungsrate nach dem Zünden.
  • In verschiedenen Ausführungsbeispielen wird ein Verfahren zum Herstellen eines Halbleiterbauelements bereitgestellt, wobei das Verfahren Folgendes aufweist: ein Ausbilden eines dotierten Gebiets auf einer oberen Oberfläche eines Werkstücks, wobei das Werkstück eine erste untere Oberfläche gegenüber der oberen Oberfläche aufweist; ein nach dem Ausbilden des dotierten Gebiets, Platzieren des Werkstücks in einer Plasmaätzanlagenkammer; ein Strömen von Argon mit einer ersten Strömungsrate und Wasserstoff mit einer zweiten Strömungsrate in die Plasmaätzanlagenkammer; ein Stoppen des Stroms von Wasserstoff in die Plasmaätzanlagenkammer; ein Zünden eines Wasserstoffplasmas nach dem Stoppen des Stroms von Wasserstoff; und nach dem Zünden, ein Strömen von Wasserstoff mit einer dritten Strömungsrate, wobei das Wasserstoffplasma ein natives Oxid von der ersten unteren Oberfläche entfernt, um eine zweite untere Oberfläche des Werkstücks zu exponieren.
  • In einer Ausgestaltung kann das Exponieren der ersten Rückseitenoberfläche Folgendes aufweisen: ein Platzieren des Substrats in einer Plasmaätzanlagenkammer; ein Strömen von Argon mit einer ersten Strömungsrate und Wasserstoff mit einer zweiten Strömungsrate; ein Stoppen des Stroms von Wasserstoff; ein Zünden des Wasserstoffplasmas nach dem Stoppen des Stroms von Wasserstoffs; und ein Strömen von Wasserstoff mit einer dritten Strömungsrate nach dem Zünden.
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung und der Vorteile davon wird nun auf die folgenden Beschreibungen in Verbindung mit der beiliegenden Zeichnung Bezug genommen.
  • Es zeigen
  • 1, die die 1a und 1b enthält, eine Querschnittsansicht eines Halbleiterbauelements gemäß einer Ausführungsform, wobei 1a eine Querschnittsansicht zeigt und 1b eine vergrößerte Ansicht des Halbleiterbauelements zeigt;
  • 2–5 eine Querschnittsansicht eines Halbleiterbauelements in verschiedenen Fabrikationsstadien gemäß einer Ausführungsform der Erfindung; und 2; und
  • 6 eine Plasmaätzkammer gemäß einer Ausführungsform der Erfindung.
  • Die vorliegende Erfindung wird bezüglich verschiedener Ausführungsformen in einem spezifischen Kontext beschrieben, nämlich Rückseitenkontakten für Halbleiterbauelemente. Die Erfindung kann jedoch auch auf andere Arten von Bauelementen und Kontakten angewendet werden.
  • Für das Ausbilden von Kontakten ist das zuverlässige Entfernen von nativem Oxid und Verunreinigungen von der hinteren Oberfläche eines Wafer wichtig. Für das Reinigen der Oberfläche vor der Kontaktausbildung wird in der Regel Argonsputtern oder Nassätzen verwendet. Beide Verfahren führen jedoch zu einer unzufriedenstellenden Reinigung.
  • Das Argonsputtern erzeugt Siliziumsputterteilchen und deponiert Teilchen an Kammerwänden. Weiterhin fügt das Argonsputtern dem Silizium Kohlenstoff hinzu, eine führende Verunreinigung während der Kontaktausbildung, durch Entfernen von Kohlenstoff von der Schicht, die die Vorderseite des Wafers schützt. Argonsputtern schlägt Kohlenstoffatome aus der Schutzschicht, wodurch Kohlenstoff in das Kontaktgebiet eingeführt und der Kontaktwiderstand erhöht wird. Alternativ sind Tempervorgänge bei hoher Temperatur erforderlich, um die negative Auswirkung von Kohlenstoff zu mildern. Diese Tempervorgänge verschlechtern die bereits auf der Vorderseite des Wafers ausgebildete Metallisierung. Außerdem führen die Hochenergieargonionen einen Siliziumgitterschaden ein, wodurch Gebiete vom n-Typ erzeugt werden. Alternativen wie etwa Nassätzen mit HF, Legierungs-Nachabscheidung sind wegen der Einführung von Fluorverunreinigungen, der Unfähigkeit zum Bearbeiten von dünnen Warfern und erhöhten Fabrikationskosten ebenfalls nicht zufriedenstellend.
  • Alternativ wurde eine Aluminiumschicht an der Grenzfläche zwischen dem Siliziumsubstrat und dem Titan, die für die Kontaktausbildung verwendet wird, hinzugefügt. Das Aluminium bildet ein Niedertemperatureutektikum, wobei Silizium die Notwendigkeit zum Tempern des Wafers bei hohen Temperaturen, um die Verunreinigungen zu entfernen, mildert. Aluminium korrodiert jedoch leicht und ist für Spitzenbildung (Metallspitzen) anfällig und kann somit nicht für kleine Packages verwendet werden.
  • Bei Fehlen einer Aluminiumschicht ist ein Tempervorgang bei hoher Temperatur zur Bindungsausbildung zwischen Titan und Silizium erforderlich. Der Tempervorgang bei hoher Temperatur wird benötigt, um die negative Auswirkung von Kohlenstoffverunreinigungen zu mildern und/oder die stark gebundenen Fluoratome (Si-F-Bindungen) durch Titanatome zu ersetzen, wodurch Silizium-Titan-Bindungen entstehen. Tempervorgänge bei hoher Temperatur können jedoch bereits ausgebildete Stirn- und Metallisierungsschichten beschädigen.
  • Bei verschiedenen Ausführungsformen überwindet die vorliegende Erfindung diese und andere Probleme durch den Einsatz von Wasserstoffplasmaätzen, was auch mit einer glatten Oberfläche mit wasserstoffterminiertem Siliziumatomen funktionieren kann, die sich leicht in metallterminierte Siliziumatome umwandeln lassen (dadurch ein Metallsilizid), was zu einem verbesserten mechanischen Kontakt mit gutem ohmschem Widerstand führt. Die Verbesserungen werden vorteilhafterweise ohne irgendwelche signifikante Kostenerhöhung oder Verschlechterung der Vorderseitenmetallisierung oder der Bauelemente erreicht.
  • Herkömmliches Wasserstoffplasma wurde zum Reinigen von epitaxialen Wafern verwendet. Beispielsweise wurde Elektron-Zyclotron-Resonanz-Plasma (EZR) zum Entfernen von Kohlenwasserstoffen und nativem Oxid von Siliziumoberflächen verwendet.
  • Strukturelle Ausführungsformen der Erfindung werden zuerst unter Verwendung von 1 beschrieben. Ein Verfahren zum Herstellen eines Halbleiterbauelements wird unter Verwendung der 2–5 beschrieben. Eine Plasmakammer, die Ausführungsformen der Erfindung implementiert, wird unter Verwendung von 6 beschrieben.
  • Strukturelle Ausführungsformen der Erfindung werden zuerst unter Verwendung von 1 beschrieben. Ein Verfahren zum Herstellen eines Halbleiterbauelements wird unter Verwendung der 2–5 beschrieben. Eine Plasmakammer, die Ausführungsformen der Erfindung implementiert, wird unter Verwendung von 6 beschrieben.
  • 1a zeigt eine Querschnittsansicht eines Halbleiterbauelements mit einem Substrat 200. Das Substrat 200 enthält eine obere Oberfläche 202 und eine dieser gegenüberliegende untere Oberfläche 203. Bei verschiedenen Ausführungsformen weist das Substrat 200 Silizium oder andere Halbleitermaterialien einschließlich Verbundhalbleitern wie etwa Ge, InSb, GaAs, GaN, InP, SiGe oder SiC, als Beispiele, auf. Das Substrat kann auch ein Halbleiter-auf-Isolator-Substrat wie etwa Silizium-auf-Isolator (SOI) aufweisen.
  • Das Substrat 200 enthält Bauelementgebiete 204 bei der oberen Oberfläche 202. Die Bauelementgebiete 204 können eine aktive Schaltungsanordnung aufweisen und können Transistoren, Widerstände, Kondensatoren, Induktionsspulen oder andere Komponenten enthalten, die zum Ausbilden integrierter Schaltungen verwendet werden. Die Bauelementgebiete 204 können mehrere Bauelemente (integrierte Schaltung) oder ein diskretes Bauelement enthalten. Die Bauelemente in den Bauelementgebieten 204 können durch geeignete Mittel getrennt sein, einschließlich Isolationsgräben und Dotierverfahren wie etwa Wannenisolationen, als Beispiele.
  • Mehrere Metallisierungsschichten sind über den Bauelementgebieten 204 angeordnet und bilden die BEOL-Schicht (Back End of the Line) 275, Die BEOL-Schicht 275 kann mehrere Ebenen von Metallleitungen und Vias enthalten, die zusammen die Bauelemente innerhalb des Bauelements 204 zusammenschalten sowie elektrische Verbindungen zu einer externen Schaltungsanordnung oder benachbarten Schaltungen auf dem Substrat 200 bereitstellen. Die Anzahl der Metallebenen innerhalb der BEOL-Schicht 275 wird auf der Basis der Art von Bauelementen in den Bauelementgebieten 200 gewählt. Beispielsweise kann die BEOL-Schicht 275 über Logikbauelementen viele Schichten, z. B. neun oder mehr, aus Kupfer enthalten. Bei Speicherbauelementen wie DRAMs oder Analogbauelementen kann die Anzahl der Metallebenen kleiner sein und sie können aus Aluminium bestehen. Die BEOL-Schicht 275 und die Bauelementgebiete 200 bilden zusammen eine vollständige funktionale integrierte Schaltung. Mit anderen Worten können die elektrischen Funktionen des Chips durch die zusammengeschaltete aktive Schaltungsanordnung ausgeführt werden.
  • Über der BEOL-Schicht 275 kann eine Passivierungsschicht 290 ausgebildet werden, um die BEOL-Schicht 275 zu schützen und zu passivieren. Die Passivierungsschicht 290 kann Bondpads 292 enthalten, um eine externe Schaltungsanordnung mit der BEOL-Schicht 275 zu verbinden. Alternativ können andere Arten von Kontakten einschließlich UBM (Under-Bump Metallization) und/oder Umverdrahtungsleitungen (RDL – Redistribution Lines) ausgebildet werden, um die externe Schaltungsanordnung auf geeignete Weise mit der BEOL-Schicht 275 zu verbinden.
  • Unter Bezugnahme auf 1a enthält das Substrat 200 auch eine Rückseitenmetallisierung über der unteren Oberfläche 203. Die Rückseitenmetallisierung kann zum Ausbilden eines Lotkontakts verwendet werden, um einen elektrischen Kontakt zu dem Halbleiter zu erzeugen (ohmscher Kontakt), um ein Durchsubstrat-Via (TSV – Through Substrate Via) mit einer UBM oder einer RDL für eine Chipstapelung zu kontaktieren, und/oder für einen effizienten Kühlkörper.
  • Die untere Oberfläche 203 des Substrats 200 weist bei verschiedenen Ausführungsformen eine glatte Oberfläche auf. Bei verschiedenen Ausführungsformen liegt der quadratische Mittelwert der Oberflächenrauheit der unteren Oberfläche unter etwa 1 nm. Eine erste Metallisierungsschicht 400 ist über der unteren Oberfläche 203 angeordnet. Bei verschiedenen Ausführungsformen beträgt die Dicke der ersten Metallschicht 400 etwa 10 nm bis etwa 200 nm.
  • Bei verschiedenen Ausführungsformen weist die erste Metallschicht 400 Titan oder Wolfram auf. Die erste Metallschicht 400 wird gewählt, um die Haftung zu verbessern und bei einigen Ausführungsformen einen guten mechanischen und ohmschen Kontakt bereitzustellen. Die danach ausgebildeten Kontaktmaterialien können eine hohe Eigenspannung besitzen oder während der Produktlebensdauer oder während der weiteren Bearbeitung hohe Spannungen entwickeln, so dass sich der Kontakt möglicherweise von dem Substrat 200 ablöst. Bei verschiedenen Ausführungsformen verbessert die erste Metallschicht 400 mechanische Eigenschaften durch stärkeres Bonden mit dem Substrat 200.
  • 1b zeigt eine vergrößerte Querschnittsansicht, wie in dem Kreis in 1a gezeigt, an der Grenzfläche zwischen der ersten Metallschicht 400 und dem Substrat 200. Unter Bezugnahme auf 1b ist eine Metallsilizidschicht 405 über einer ganzen unteren Oberfläche 203 des Substrats 200 angeordnet. Bei verschiedenen Ausführungsformen beträgt die Dicke der Metallsilizidschicht 405 unter etwa 5 Atomlagen. Bei verschiedenen Ausführungsformen beträgt die Dicke der Metallsilizidschicht 405 unter etwa 2 nm und bei einer Ausführungsform unter etwa 1 nm. Die Existenz der Metallsilizidschicht 405 verbessert bei verschiedenen Ausführungsformen den mechanischen und ohmschen Kontakt.
  • Bei einigen Ausführungsformen kann eine zweite Metallschicht 410 über der ersten Metallschicht 400 angeordnet sein. Die zweite Metallschicht 410 stellt eine Lötschicht zur Kontaktausbildung bereit. Bei einigen Ausführungsformen kann die zweite Metallschicht 410 als eine Keimschicht für nachfolgende Lötschichten gewählt werden. Bei verschiedenen Ausführungsformen beträgt die Dicke der zweiten Metallschicht 410 etwa 100 nm bis etwa 500 nm. Bei einer Ausführungsform weist die zweite Metallschicht 410 Nickel und/oder Vanadium auf, während die zweite Metallschicht 410 bei verschiedenen Ausführungsformen ein beliebiges geeignetes Metall aufweisen kann.
  • Eine dritte Metallschicht 420 wird über der zweiten Metallschicht 410 angeordnet. Bei verschiedenen Ausführungsformen wird die dritte Metallschicht 420 mit der zweiten Metallschicht 410 verlötet und sie schützt auch die darunterliegenden Metalle vor der Umgebung. Zu Beispielen für die dritte Metallschicht 420 zählen Au, Ag, Au-Legierungen, Ag-Legierungen und Kombinationen davon. Bei einigen Ausführungsformen kann Kupfer als die dritte Metallschicht 420 verwendet werden. Bei verschiedenen Ausführungsformen weist die dritte Metallschicht 420 eine Dicke von etwa 100 bis etwa 10.000 nm auf.
  • Die 2–5 zeigen ein Verfahren zum Herstellen eines Halbleiterbauelements gemäß Ausführungsformen der Erfindung.
  • Unter Bezugnahme auf 2 werden Bauelementgebiete auf einer oberen Oberfläche 202 eines Substrats 200 ausgebildet.
  • Wie in 2 dargestellt, können Isolationsgräben 201 ausgebildet werden, die verschiedene Bauelemente isolieren. Durch Implantieren von Dotierstoffen in das Substrat 200 können auch andere Arten der Isolation ausgebildet werden.
  • Die Bauelementgebiete mit mindestens einem Bauelement 205 werden innerhalb des Substrats 200 oder darüber ausgebildet. Die Bauelementgebiete können Isolationsgebiete 201 beinhalten. Das bei der oberen Oberfläche 202 ausgebildete Bauelement 205 kann viele Arten von Bauelementen enthalten, wie etwa Bipolartransistoren, p-n-Dioden, Transistoren usw. Das Bauelement 205 kann als ein großes diskretes Bauelement ausgebildet werden, wobei das Substrat 200 nur ein einziges Bauelement aufweist. Alternativ kann das Bauelement 205 bei einigen Ausführungsformen als ein passives Bauelement innerhalb der unten beschriebenen Metallisierungsschichten ausgebildet werden. Zu Beispielen für derartige passive Bauelemente zählen ein Widerstand, Kondensatoren wie etwa Metall-Isolator-Metall-Kondensatoren und Induktionsspulen.
  • Bei einer oder mehreren Ausführungsformen kann das Bauelement 205 MEMS-Bauelemente (Micro-Electro-Mechanical System) aufweisen. Im Allgemeinen kann es sich bei dem Bauelement 205 um eine beliebige Art von Bauelement handeln, einschließlich eines beliebigen aktiven oder passiven Halbleiterbauelements sowie anderer nicht-halbleitender Bauelemente.
  • Das Bauelement 205 kann Merkmale wie etwa eine Gateelektrode 206 enthalten, die den Betrieb des Bauelements 205 steuern kann. Bei verschiedenen Ausführungsformen kann die Gateelektrode 206 Teil eines Feldeffekttransistors oder eines Bipolartransistors wie etwa eines IGBT (Insulated Gate Bipolar Transistor) sein. Bei verschiedenen Ausführungsformen kann das Bauelement 205 durch Dotieren von Gebieten des Substrats 200 mit Dotierstoffen ausgebildet werden, damit gewisse Gebiete zum n-Typ oder zum p-Typ werden. Bei einigen Ausführungsformen enthält das Bauelement 205 möglicherweise nicht solche Merkmale wie etwa die Gateelektrode 206.
  • Als Nächstes wird über den Bauelementgebieten eine Metallisierung ausgebildet, um die Bauelementgebiete elektrisch zu kontaktieren und zusammenzuschalten. Die während der Front-end-Bearbeitung ausgebildeten Komponenten werden durch BEOL-Bearbeitung (Back End of the Line) zusammengeschaltet. Während dieses Prozesses werden Kontakte zu der oberen Oberfläche 202 des Substrats 200 hergestellt und unter Verwendung von Metallleitungen und Vias zusammengeschaltet. Wie oben erörtert, enthalten moderne integrierte Schaltungen viele Schichten von vertikal gestapelten Metallleitungen und Vias (Multilevel-Metallisierung), die die verschiedenen Komponenten in dem Chip zusammenschalten.
  • In 2 sind jedoch nur drei Metallebenen dargestellt, doch können mehr oder weniger Metallebenen bei anderen Ausführungsformen ausgebildet werden. Eine erste, zweite und dritte Metallisierungsisolationsschicht 211, 212 und 213 werden über einem Substrat 200 ausgebildet. Jede der ersten, zweiten und dritten Metallisierungsisolationsschicht 211, 212 und 213 kann mehrere Schichten aufweisen. Die erste, zweite und dritte Metallisierungsisolationsschicht 211, 212 und 213 können durch nicht gezeigte Ätzstoppauskleidungen voneinander getrennt sein.
  • Bei einer Ausführungsform weist die erste Metallisierungsisolationsschicht 211 ein Oxid wie etwa Tetraethyloxysilan (TEOS) oder fluoriertes TEOS (FTEOS) auf, doch können verschiedene Ausführungsformen isolierende Materialien aufweisen, die in der Regel bei der Halbleiterherstellung für ILD-Schichten (Inter-Level Dielectric) verwendet werden. Die erste Metallisierungsisolationsschicht 211 kann beispielsweise eine Dicke von etwa 500 nm oder weniger aufweisen, wenngleich die erste Metallisierungsisolationsschicht 120 andere Abmessungen aufweisen kann.
  • Die zweite und dritte Metallisierungsisolationsschicht 212 und 213 weisen isolierende Materialien auf, die in der Regel bei der Halbleiterherstellung für ILD-Schichten verwendet werden, wie etwa SiO2, Tetraethyloxysilan (TEOS) oder ein Material mit einer niedrigen Dielektrizitätskonstante wie etwa fluoriertes TEOS (FTEOS), dotiertes Glas (BPSG, PSG, BSG), Organosilikatglas (OSG), fluoriertes Silikatglas (FSG) oder Aufschleuderglas (SOG – Spin-On Glas). Die zweite und dritte Metallisierungsisolationsschicht 212 und 213 können auch Materialien mit einem ultraniedrigen k-Wert einschließlich poröse dielektrische Materialien aufweisen.
  • Erste Vias 220 oder Kontaktplugs werden innerhalb der ersten Metallisierungsisolationsschicht 211 ausgebildet. Analog werden erste Metallleitungen 230 innerhalb der zweiten Metallisierungsisolationsschicht 212 ausgebildet. Analog werden zweite Vias 240, zweite Metallleitungen 250, dritte Vias 260 und dritte Metallleitungen 270 ausgebildet, bis alle Metallisierungsschichten fertiggestellt sind. Die Metallisierungsschichten können bei verschiedenen Ausführungsformen unter Verwendung von Damascene- oder Dual-Damascene-Prozessen ausgebildet werden.
  • Die Vias und Metallleitungen werden aus geeigneten Metallen ausgebildet. Bei verschiedenen Ausführungsformen weisen die zweiten und die dritten Vias 240 und 260 einen Kupferkern mit einer Außenverkleidung z. B. aus Tantalnitrid und Tantal auf. Bei alternativen Ausführungsformen können die zweiten und die dritten Vias 240 und 260 einen Wolframkern und Außenverkleidungen aus Titan und Titannitrid oder andere Metallverkleidungen oder Verkleidungskombinationen aufweisen. Bei noch einer weiteren Ausführungsform können die zweiten und die dritten Vias 240 und 260 Aluminium aufweisen.
  • Bei diesem Stadium der Bearbeitung sind auch die Back-End-Prozesse fertiggestellt und somit sind alle das Bauelement 205 verbindenden Metallisierungsebenen hergestellt. Eine Passivierungsschicht 290 wird über der letzten Metallebene abgeschieden (3). Eine nichtgezeigte externe Kontaktschaltungsanordnung kann innerhalb der Passivierungsschicht 290 ausgebildet werden, um die Bondpads 292 in der letzten Metallebene zu kontaktieren. Die externe Kontaktschaltungsanordnung kann bei verschiedenen Ausführungsformen UBMs und RDLs enthalten. Eine Schutzschicht 295 kann über der Passivierungsschicht 290 abgeschieden werden, um die Passivierungsschicht 290 während der nachfolgenden Bearbeitung zu schützen. Die Schutzschicht 295 kann bei einigen Ausführungsformen eine Hartmaskenschicht oder ein Resistmaterial aufweisen. Bei einer Ausführungsform weist die Schutzschicht 295 eine Imidschicht auf.
  • Als Nächstes wird die Rückseite des Substrats 200 für die Kontaktausbildung vorbereitet. Der Rückseitenkontakt wird bei verschiedenen Ausführungsformen als ein großer unstrukturierter Kontakt ausgebildet. Bei einer oder mehreren Ausführungsformen bedeckt der Rückseitenkontakt die Rückseite des Substrats 200 (Wafer) ganz (oder bedeckt sie zu mindestens 80%). Das Ausbilden guter Kontakte insbesondere mit WTi (Wolfram-Titan) und Ti (Titan) ist wegen der schlechten Haftung mit dem Substrat 200 schwierig. Die Anwesenheit von Verunreinigungen oder Fremdmaterialien reduziert die Haftung von Ti- oder WTi-Schichten. Als Konsequenz muss jede Erhitzung des Substrats 200, die zu einem Ausgasen von Verunreinigungen führen kann, vermieden werden. Beispielsweise kann Kohlenstoff aus Imid ausgasen, falls das Substrat 200 erhitzt wird, was zu einer schlechten Kontaktausbildung führt.
  • Bei einigen Ausführungsformen kann das Substrat 200 gedünnt werden. Bei diesen Ausführungsformen kann das Substrat 200 von der Rückseite gedünnt und passiviert werden. Zur leichten Handhabung während des Dünnungsprozesses kann die Schutzschicht 295 an einem Trägerband angebracht werden. Das Substrat 200 wird unter Exponieren einer unteren Oberfläche gedünnt, indem auf eine gewünschte Dicke geschliffen wird. Die typische Dicke des Substrats 200 nach dem Dünnen beträgt etwa 20 μm bis etwa 400 μm. Bei anderen Ausführungsformen kann das Dünnen auch chemisch oder durch Einsatz einer Plasmaätzung durchgeführt werden. Beispielsweise kann eine modifizierte Plasmaätzung verwendet werden, um den Siliziumwafer von der Rückseite zu dünnen. Solche Techniken besitzen den zusätzlichen Vorteil, dass sie die Vorderseite nicht beschädigen.
  • Das Substrat 200 wird in einer Plasmaätzanlage platziert und ein Plasma wird erzeugt, um das native Oxid von der unteren Oberfläche 203 des Substrats 200 zu ätzen. Die Plasmaätzanlage ist in 6 gemäß Ausführungsformen der Erfindung dargestellt. Die Plasmaätzanlage wird kurz beschrieben, um nachfolgende Bearbeitungsschritte deutlich zu beschreiben.
  • Die Plasmaätzanlage weist eine Aufspannvorrichtung 180 auf, die beispielsweise eine phenolbeschichtete Aufspannvorrichtung 185 enthalten kann, auf der ein Wafer 190 (einschließlich des Substrats 200) platziert werden kann. Alternativ kann der Wafer 190 entlang der Kanten des Wafers auf Stiften platziert werden. Die Aufspannvorrichtung 180 ist nicht geerdet und bei einer oder mehreren Ausführungsformen elektrisch isoliert.
  • Die Plasmaätzanlage weist eine Plasmakammer 110 mit beispielsweise Quarzwänden 130 über einem Träger 170 auf. Die Plasmakammer 110 enthält Einlässe 150 und Auslässe (nicht gezeigt) für Gase zum Ausbilden des Plasmas. Bei verschiedenen Ausführungsformen ist die Plasmakammer 110 von einem Metallkäfig 140 umgeben, der z. B. aus Aluminium besteht.
  • Die Plasmaätzanlage weist induktive Spulen 120 auf wie etwa wendelförmige Spulen, die um die Quarzwände 130 herum angeordnet und an eine Stromquelle 125 angeschlossen sind. Die Leistung der induktiven Spulen 120 beträgt etwa 200 W bis etwa 1000 W und bei einer Ausführungsform etwa 850 W. Die induktiven Spulen 120 sind an eine Stromquelle 125 mit einer mittleren Frequenz von beispielsweise zwischen etwa 100 kHz und etwa 600 kHz und bei einer Ausführungsform etwa 400 kHz angeschlossen.
  • Bei verschiedenen Ausführungsformen wird das Plasma in der Plasmakammer 110 unter Verwendung eines Mikrowellenzündungshohlraums und einer Zündeinrichtung 160 gezündet. Bei einer oder mehreren Ausführungsformen wird die Plasmazündung dadurch erreicht, dass zuerst Argon (Ar) zusammen mit einer kleinen Wasserstoffmenge in die Plasmakammer 110 eingeleitet wird. Unter Standardbedingungen kann die Argonströmungsrate etwa 1 cm3 bis etwa 100 cm3 und bei einer Ausführungsform etwa 10 cm3 betragen.
  • Das Plasma wird bei verschiedenen Ausführungsformen vor dem Erhöhen des Wasserstoffgehalts gezündet. Dadurch werden die Probleme vermieden, das Plasma bei hohen Wasserstoff-Argon-Verhältnissen zünden zu müssen. Gemäß einer Ausführungsform wird eine Ionenquelle unter Verwendung eines hellen Lichts an der Oberseite der Plasmakammer 110 in einem separaten Mikrowellenhohlraum 165 erzeugt. Nach der Plasmazündung wird zusätzlicher Wasserstoff zugesetzt, um den Wasserstoffgehalt zu erhöhen, ohne das Plasma zu verlieren.
  • Bei verschiedenen Ausführungsformen wird nach der Plasmazündung Wasserstoff zugesetzt, um in der Plasmakammer 110 ein mindestens 100%iges Wasserstoff-Argon-Verhältnis bereitzustellen (z. B. 1 cm3 Wasserstoff und 10 cm3 Argon). Bei verschiedenen Ausführungsformen kann unter Standardbedingungen eine maximale Wasserstoffströmungsrate von 100 cm3 verwendet werden, was beispielsweise zu einem 1000%igen Wasserstoff-Argon-Verhältnis führt (unter der Annahme einer Argonströmungsrate von 10 cm3). Bei einer Ausführungsform werden nach der Plasmazündung 20 cm3 Wasserstoff zugesetzt, um ein etwa 200%iges Wasserstoff-Argon-Verhältnis bereitzustellen, während eine Argonströmungsrate von 10 cm3 beibehalten wird. Während als ein Beispiel die Rate von 10 cm3 Argon verwendet wird, könnten bei verschiedenen Ausführungsformen andere Strömungsraten ebenfalls möglich sein.
  • Bei einer Ausführungsform werden nach dem Platzieren des Wafers 190 in der Plasmakammer 110 Argon mit einer ersten Strömungsrate und Wasserstoff mit einer zweiten Strömungsrate eingeleitet. Während der Zündung kann der Wasserstoffstrom gestoppt oder auf ein im Wesentlichen niedriges Niveau, z. B. eine dritte Strömungsrate, reduziert werden. Bei einer Ausführungsform wird die dritte Strömungsrate auf eine vernachlässigbare Menge reduziert. Falls der Wasserstoffstrom für die Zündung gestoppt wurde, dann wird der Wasserstoffstrom nach der Plasmazündung erneut auf einer vierten Strömungsrate gestartet. Alternativ wird nach dem Zünden des Plasmas die Strömungsrate des Wasserstoffs von der dritten Strömungsrate auf eine vierte Strömungsrate gesteigert.
  • Bei einer Ausführungsform wird Wasserstoff für eine erste Dauer mit der zweiten Strömungsrate eingeleitet, für eine zweite Dauer mit der dritten Strömungsrate, und das Plasma wird während dieser zweiten Dauer gezündet. Bei verschiedenen Ausführungsformen weist die dritte Strömungsrate eine vernachlässigbare Strömungsrate auf, und die erste und die zweite Dauer sind etwa gleich, so dass der Wasserstoffpartialdruck während der zweiten Dauer signifikant abfällt. Bei einer Ausführungsform beträgt die erste Dauer etwa 1–5 s und die zweite Dauer etwa 1–5 s.
  • Bei einer Ausführungsform sind die zweite Strömungsrate und die vierte Strömungsrate etwa gleich. Bei einer Ausführungsform beträgt die vierte Strömungsrate etwa das Doppelte der ersten Strömungsrate. Bei einer anderen Ausführungsform beträgt die dritte Strömungsrate weniger als 50% der ersten Strömungsrate. Bei noch einer weiteren Ausführungsform beträgt die erste Strömungsrate unter Standardbedingungen etwa 5 cm3 bis etwa 20 cm3, wobei die vierte Strömungsrate zwischen etwa 10 cm3 und etwa 40 cm3 beträgt.
  • Bei einer alternativen Ausführungsform wird nach dem Platzieren des Wafers 190 in der Plasmakammer 110 nur Argon mit einer ersten Strömungsrate eingeleitet. In diesem Stadium wird kein Wasserstoff eingeleitet. Nach dem Zünden des Plasmas wird Wasserstoff mit einer zweiten Strömungsrate eingeleitet. Bei einer Ausführungsform beträgt nach der Plasmazündung die erste Strömungsrate etwa 10 cm3 und die zweite Strömungsrate etwa 20 cm3 Wasserstoff, wodurch ein etwa 200%iges Wasserstoff-Argon-Verhältnis bereitgestellt wird. Bei verschiedenen Ausführungsformen können die erste und zweite Strömungsrate geeignet gewählt werden, wie dem Fachmann bekannt ist.
  • Bei verschiedenen Ausführungsformen wird die Plasmazündung durch Überwachen der Vorwärtsleistung detektiert. Bei Vorwärtsleistung über etwa 500 W ist die reflektierte Leistung sehr hoch, bis das Plasma gezündet ist und die Vorwärtsleistung unter dem Ziel liegt. Reflektierte Leistung ist die Leistung, die von der Plasmakammer reflektiert wird. Bei Zündung sinkt die reflektierte Leistung und die angestrebte Vorwärtsleistung wird erreicht.
  • Ein weiteres, mit einem Plasma mit hohem Wasserstoffgehalt assoziiertes Problem ist die Schwierigkeit des Aufrechterhaltens eines stabilen Plasmas über einen großen Bereich von Kammerbedingungen. Bei verschiedenen Ausführungsformen stabilisiert der Metallkäfig 140 innerhalb der Quarzkammer das Plasma, wodurch es gegenüber Änderungen bei Kammerbedingungen wie etwa Gasströmen, Abweichungen bei der Stromversorgung und anderen Faktoren robuster wird. Beispielsweise kann der Metallkäfig 140 bei einer Ausführungsform dazu beitragen, dass um die Quarzwände 130 der Plasmakammer 110 herum das Plasma gleichförmig gehalten wird.
  • Bei verschiedenen Ausführungsformen enthält die Plasmaätzanlage eine erste Position und eine zweite Position zum Halten des Warfers 190, wobei die erste Position unter der zweiten Position liegt. Ein typisches Plasmaätzen wird in der zweiten Position durchgeführt, die unter oder innerhalb des Plasmagebiets liegt. Bei verschiedenen Ausführungsformen wird das Substrat 200 (Wafer 190) in einer niedrigeren ersten Position unter der zweiten Position in der Plasmakammer 110 platziert, um die Gleichförmigkeit beim Ätzen zu verbessern. Die erste Position platziert den Wafer 190 innerhalb des Plasmagebiets.
  • Unter Bezugnahme auf 4 wird eine untere Oberfläche 203 des Substrats 200 dem so erzeugten Wasserstoffplasma 300 ausgesetzt. Während des Ätzens kann das Substrat 200 eine Selbstbiasspannung annehmen. Bei verschiedenen Ausführungsformen wird kein Versuch unternommen, um diesen Bias zu steuern. Der Selbstbias beträgt in der Regel 30 V bis etwa 40 V und wird als Reaktion darauf generiert, dass der Wafer 190 ohne Erdung in dem Plasma platziert wird. Die erzeugte Spannung variiert geringfügig und hängt von der Produkt- und Plasmaumgebung ab.
  • Bei verschiedenen Ausführungsformen wird eine Plasmaanregung bei mittlerer Frequenz verwendet. Bei verschiedenen Ausführungsformen werden Frequenzen von unter 600 kHz verwendet. Bei einer Ausführungsform wird nur eine Plasmaanregungsfrequenz von 400 kHz verwendet. Für das Argonsputtern verwendete höhere Frequenzen wie etwa 13,56 MHz werden nicht verwendet, um eine sich aus der Bombardierung mit energiereichen Ionen ergebende Beschädigung der Kristallstruktur zu vermeiden. Im Gegensatz werden für das Argonsputtern sowohl hohe als auch mittlere Frequenzen verwendet. Die niedrigere Frequenz erzeugt das Plasma, während die höhere Frequenz den Argonionen genügend Energie gibt, um Siliziumatome durch Bombardierung herauszuschlagen.
  • Bei verschiedenen Ausführungsformen gibt es bei fehlender Anregung bei 13,56 MHz keine Ätzwirkung, bis Wasserstoff in die Plasmakammer eingeleitet wird. Nach dem Zusetzen von Wasserstoff wird eine niedrige Ätzrate ohne die schwere Ionenbombardierung erhalten. Die Ätzrate ist zwar sehr langsam, reicht aber aus, um das native Oxid in vernünftiger Zeit mit guter Gleichförmigkeit zu entfernen, und sie bildet deshalb gute mechanische und ohmsche Kontakte.
  • Vorteilhafterweise entfernt eine Wasserstoffplasmaätzung eine Kohlenstoffverunreinigung, ohne irgendetwas in das Substrat 200 zu implantieren. Weiterhin werden die Verunreinigungen als flüchtige Gase wie etwa CH4, SiH2 und H2O entfernt, die zu keiner Partikelverunreinigung führen. Im Gegensatz dazu entfernt Argonsputtern Kohlenstoffverunreinigung schlecht und kann sogar Argon und Kohlenstoff in die Oberfläche implantieren. Auch HF entfernt Kohlenstoff schlecht und hinterlässt fluorterminierte freie Bindungen.
  • Eine mit einem Wasserstoffplasma wie etwa HF geätzte Siliziumoberfläche ist hydrophob. Eine mit einem Wasserstoffplasma geätzte Siliziumoberfläche ist wegen der wasserstoffterminierten freien Bindungen auch in Luft stabil. Mit Argon gesputterte Oberflächen sind wegen der Siliziumbeschädigung, wegen Defekten und Kohlenstoffverunreinigung sehr hydrophil und geringfügig vom n-Typ.
  • Bei verschiedenen Ausführungsformen führt Wasserstoffplasmaätzen keinen zusätzlichen Kohlenstoff oder kein zusätzliches Fluor ein. Deshalb sind die Kohlenstoff- und Fluorkonzentrationen nach dem Wasserstoffplasmaätzen an der gegenwärtigen Detektionsgrenze einer TOF-SIMS-Anlage, während Argonsputtern eine etwa 100fache Zunahme bei der Kohlenstoffzählung erzeugt und ein HF-Ätzen eine etwa 100fache Zunahme bei der Fluorzählung an der Grenzfläche erzeugt.
  • Folglich erzeugt die Verwendung von Wasserstoffplasma eine sauberere, weniger beschädigte Oberfläche als bei der HF-Ätzung oder Argonsputtern. Die Haftung von mit Wasserstoff gereinigten Oberflächen ist deshalb HF-geätzten oder argongesputterten Oberflächen überlegen.
  • Die Haftung kann beispielsweise durch einen Kratztest bestätigt werden. Während eine nach herkömmlichem Ätzen abgeschiedene Metallschicht zu einem Kratzen (Ablösen) der Metallschicht führt, ist die nach dem Wasserstoffplasmaätzen abgeschiedene erste Metallschicht 400 gegenüber Kratzen und Ablösen beständig.
  • Die niedrigen Ätzraten des Wasserstoffplasmas führen auch zu einer ausgezeichneten Oberflächengleichförmigkeit und Oberflächenrauheit im Vergleich zu anderen Arten von Ätzprozessen. Deshalb erzeugt Wasserstoffplasmaätzen bei verschiedenen Ausführungsformen eine gleichförmige Oberfläche mit ausgezeichneter Gleichförmigkeit und guter Oberflächenrauheit. Bei einer Ausführungsform bewahrt der Wasserstoffplasmaätzprozess eine glatte Oberfläche, die nach einem vorausgegangenen Prozess wie etwa Nassätzen erhalten wurde. Bei einer oder mehreren Ausführungsformen liegt der quadratische Mittelwert der Oberflächenrauheit der unteren Oberfläche nach dem Wasserstoffplasmaätzen unter etwa 1 nm.
  • Bei verschiedenen Ausführungsformen kann die Ätzzeit innerhalb der Plasmakammer zeitlich so gesteuert werden, dass sie beispielsweise etwa 10 s bis etwa 100 s beträgt. Bei einer Ausführungsform wird das Ätzten etwa 25 s lang durchgeführt.
  • Als Nächstes unter Bezugnahme auf 5 wird eine erste Metallschicht 400 über der unteren Oberfläche 203 abgeschieden. Bei verschiedenen Ausführungsformen beträgt die Dicke der abgeschiedenen ersten Metallschicht 400 etwa 10 nm bis etwa 200 nm. Die erste Metallschicht kann unter Verwendung eines geeigneten Abscheidungsprozesses abgeschieden werden, einschließlich Sputtern, physikalische Lagenabescheidung, chemische Abscheidung aus der Gasphase, Verdampfung und/oder elektrochemische Abscheidung. Bei verschiedenen Ausführungsformen wird Titan oder Wolfram als die erste Metallschicht 400 abgeschieden. Bei verschiedenen Ausführungsformen wird die erste Metallschicht 400 abgeschieden, ohne den Unterdruck nach dem Wasserstoffplasma zu unterbrechen. Dies kann beispielsweise in einer Clusterline-Anlage mit mehreren Kammern bewerkstelligt werden. Dies unterstützt die Ausbildung eines nativen Oxide zwischen der Metallabscheidung und dem Wasserstoffplasmaätzen, das das native Oxid entfernte, zu vermeiden.
  • Die gleichförmige Oberfläche ohne Verunreinigungen erleichtert die Ausbildung einer dünnen Silizidschicht an der Grenzfläche zwischen der ersten Metallschicht 400 und dem Substrat 200. Bei verschiedenen Ausführungsformen wird eine Metallsilizidschicht 405 ohne irgendwelche Erhitzung des Substrate 200 ausgebildet. Die wasserstoffterminierten Siliziumatome werden durch Titan oder Wolfram ersetzt, wodurch wenige Atomschichten mit dem Silizid ausgebildet werden. Bei verschiedenen Ausführungsformen werden dadurch weniger als fünf Atomlagen der Metallsilizidschicht 405 ausgebildet. Die Metallsilizidschicht 405 verbessert bei verschiedenen Ausführungsformen den mechanischen und ohmschen Kontakt.
  • Eine zweite Metallschicht 410 wird über der ersten Metallschicht 400 abgeschieden. Bei verschiedenen Ausführungsformen werden 100 nm bis etwa 500 nm einer zweiten Metallschicht 410 abgeschieden. Die zweite Metallschicht 410 liefert eine Lötschicht zur Kontaktausbildung.
  • Eine dritte Metallschicht 420 wird über der zweiten Metallschicht 410 abgeschieden, Bei verschiedenen Ausführungsformen werden 100 nm bis etwa 10.000 nm einer dritten Metallschicht 420 abgeschieden. Bei verschiedenen Ausführungsformen wird die dritte Metallschicht 420 mit der zweiten Metallschicht 410 verlötet und kann auch die darunterliegenden Metalle vor der Umgebung schützen. Zu Beispielen für die dritte Metallschicht 420 zählen Au, Ag, Au-Legierungen, Ag-Legierungen und Kombinationen davon. Bei einigen Ausführungsformen kann Kupfer als die dritte Metallschicht 420 verwendet werden. Die nachfolgende Bearbeitung kann gemäß einer herkömmlichen Halbleiterbearbeitung folgen.

Claims (33)

  1. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren Folgendes aufweist: • Bereitstellen eines Werkstücks (200) mit einer ersten unteren Oberfläche (203) gegenüber einer oberen Oberfläche (202) mit einer an der oberen Oberfläche (202) angeordneten Schaltungsanordnung; und • Aussetzen der ersten unteren Oberfläche (203) des Werkstücks (200) einem Wasserstoffplasma, wobei das Wasserstoffplasma ein natives Oxid von der ersten unteren Oberfläche (203) entfernt, um eine zweite untere Oberfläche des Werkstücks (200) zu exponieren, und wobei ein quadratischer Mittelwert der Oberflächenrauheit der zweiten unteren Oberfläche unter 1 nm liegt, Abscheiden einer ersten Metallschicht (400) über der zweiten unteren Oberfläche des Werkstücks (200), wodurch auf der zweiten unteren Oberfläche des Werkstücks (200) eine Metallsilizidschicht (405) ausgebildet wird, wobei die Metallsilizidschicht (405) zwischen der ersten Metallschicht (400) und dem Werkstück (200) ausgebildet wird, • wobei die Metallsilizidschicht (405) eine Dicke von unter fünf Atomlagen aufweist.
  2. Verfahren gemäß Anspruch 1, wobei die Metallsilizidschicht (405) über mindestens 80% der unteren Oberfläche (203) des Werkstücks angeordnet ist.
  3. Verfahren gemäß Anspruch 1, wobei die erste Metallschicht (400) abgeschieden wird, ohne den Unterdruck zu unterbrechen, nachdem die erste untere Oberfläche (202) dem Wasserstoffplasma ausgesetzt wurde.
  4. Verfahren gemäß einem der Ansprüche 1 bis 3, wobei die erste Metallschicht (400) als eine unstrukturierte Schicht im Wesentlichen über der ganzen zweiten unteren Oberfläche des Werkstücks (200) abgeschieden wird.
  5. Verfahren gemäß einem der Ansprüche 1 bis 4, wobei die erste Metallschicht (400) Titan und/oder Wolfram aufweist.
  6. Verfahren gemäß einem der Ansprüche 1 bis 5, ferner aufweisend: eine zweite Metallschicht (410), die über der ersten Metallschicht (400) angeordnet ist, und eine dritte Metallschicht (420), die über der zweiten Metallschicht (410) angeordnet ist.
  7. Halbleiterbauelement gemäß Anspruch 6, wobei die zweite Metallschicht (410) Nickel-Vanadium aufweist.
  8. Halbleiterbauelement gemäß Anspruch 6 oder 7, wobei die dritte Metallschicht (420) Silber aufweist.
  9. Verfahren gemäß einem der Ansprüche 1 bis 8, wobei das Wasserstoffplasma bei einer Plasmaanregungsfrequenz zwischen 100 kHz und 600 kHz ausgeführt wird.
  10. Verfahren gemäß einem der Ansprüche 1 bis 9, wobei das Werkstück (200) elektrisch potentialfrei ist, wenn die erste untere Oberfläche (202) des Werkstücks (200) dem Wasserstoffplasma ausgesetzt wird.
  11. Verfahren gemäß einem der Ansprüche 1 bis 10, wobei die zweite untere Oberfläche hydrophob ist.
  12. Verfahren gemäß einem der Ansprüche 1 bis 11, wobei das Aussetzen der ersten unteren Oberfläche (202) des Werkstücks (200) dem Wasserstoffplasma Folgendes aufweist: • Platzieren des Werkstücks (200) in einer Plasmaätzanlagenkammer; • Strömen von Argon mit einer ersten Strömungsrate und Wasserstoff mit einer zweiten Strömungsrate; • Stoppen des Stroms von Wasserstoff; • Zünden des Wasserstoffplasmas nach dem Stoppen des Stroms von Wasserstoff; und • Strömen von Wasserstoff mit einer dritten Strömungsrate nach dem Zünden.
  13. Verfahren gemäß Anspruch 12, wobei die dritte Strömungsrate etwa das Doppelte der ersten Strömungsrate beträgt.
  14. Verfahren gemäß Anspruch 12 oder 13, wobei die zweite Strömungsrate weniger als 50% der ersten Strömungsrate beträgt.
  15. Verfahren gemäß einem der Ansprüche 12 bis 14, wobei unter Standardbedingungen die erste Strömungsrate 5 cm3 bis 20 cm3 beträgt, wobei die zweite Strömungsrate zwischen 10 cm3 und 40 cm3 liegt, wobei die dritte Strömungsrate zwischen 10 cm3 und 40 cm3 liegt.
  16. Verfahren gemäß einem der Ansprüche 1 bis 11, wobei das Aussetzen der ersten unteren Oberfläche (202) des Werkstücks (200) dem Wasserstoffplasma Folgendes aufweist: • Platzieren des Werkstücks (200) in einer Plasmaätzanlagenkammer; • Strömen von Argon mit einer ersten Strömungsrate und Wasserstoff mit einer zweiten Strömungsrate; • Reduzieren des Stroms von Wasserstoff von der zweiten Strömungsrate auf eine dritte Strömungsrate; • Zünden des Wasserstoffplasmas nach dem Reduzieren des Stroms von Wasserstoff; und • Erhöhen des Stroms von Wasserstoff von einer dritten Strömungsrate auf eine vierte Strömungsrate nach dem Zünden.
  17. Verfahren gemäß einem der Ansprüche 1 bis 11, wobei das Aussetzen der ersten unteren Oberfläche (203) des Werkstücks (200) dem Wasserstoffplasma Folgendes aufweist: • Platzieren des Werkstücks (200) in einer Plasmaätzanlagenkammer; • Strömen von Argon mit einer ersten Strömungsrate; • Zünden eines Plasmas nach dem Strömen von Argon; und • Einleiten von Wasserstoff mit einer zweiten Strömungsrate nach dem Zünden.
  18. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren Folgendes aufweist: • Ausbilden eines dotierten Gebiets auf einer oberen Oberfläche eines Werkstücks (200), wobei das Werkstück (200) eine erste untere Oberfläche (203) gegenüber der oberen Oberfläche aufweist; • nach dem Ausbilden des dotierten Gebiets, Platzieren des Werkstücks (200) in einer Plasmaätzanlagenkammer; • Strömen von Argon mit einer ersten Strömungsrate und Wasserstoff mit einer zweiten Strömungsrate in die Plasmaätzanlagenkammer; • Stoppen des Stroms von Wasserstoff in die Plasmaätzanlagenkammer; • Zünden eines Wasserstoffplasmas nach dem Stoppen des Stroms von Wasserstoff; und • nach dem Zünden, Strömen von Wasserstoff mit einer dritten Strömungsrate, wobei das Wasserstoffplasma ein natives Oxid von der ersten unteren Oberfläche entfernt, um eine zweite untere Oberfläche des Werkstücks (200) zu exponieren.
  19. Verfahren gemäß Anspruch 18, wobei ein quadratischer Mittelwert der Oberflächenrauheit der zweiten unteren Oberfläche unter 1 nm liegt.
  20. Verfahren gemäß Anspruch 18 oder 19, wobei die dritte Strömungsrate das Doppelte der ersten Strömungsrate beträgt.
  21. Verfahren gemäß einem der Ansprüche 18 bis 20, wobei die zweite Strömungsrate die gleiche ist wie die dritte Strömungsrate.
  22. Verfahren gemäß einem der Ansprüche 18 bis 21, das weiterhin Folgendes aufweist: ohne Unterbrechen des Unterdrucks nach dem Aussetzen der ersten unteren Oberfläche dem Wasserstoffplasma, Abscheiden einer ersten Metallschicht (400) über der zweiten unteren Oberfläche des Werkstücks (200), wodurch auf der zweiten unteren Oberfläche des Werkstücks (200) eine Metallsilizidschicht (405) ausgebildet wird, wobei die Metallsilizidschicht (405) zwischen der ersten Metallschicht (400) und dem Werkstück (200) ausgebildet wird.
  23. Verfahren gemäß Anspruch 18, wobei die Metallsilizidschicht (405) eine Dicke von unter 5 Atomlagen aufweist.
  24. Verfahren gemäß Anspruch 22 oder 23, wobei die Metallsilizidschicht (405) über mindestens 80% der Rückseitenoberfläche angeordnet ist.
  25. Verfahren gemäß einem der Ansprüche 22 bis 24, wobei das Metall Titan oder Wolfram aufweist.
  26. Verfahren gemäß einem der Ansprüche 22 bis 25, ferner aufweisend: eine zweite Metallschicht (410), die über der ersten Metallschicht (400) angeordnet ist, und eine dritte Metallschicht (420), die über der zweiten Metallschicht (410) angeordnet ist.
  27. Verfahren gemäß Anspruch 26, wobei die zweite Metallschicht (410) Nickel-Vanadium aufweist.
  28. Verfahren gemäß Anspruch 26 oder 27, wobei die dritte Metallschicht (420) Silber aufweist.
  29. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren Folgendes aufweist: Aussetzen einer ersten Rückseitenoberfläche eines Substrats (200) einem Wasserstoffplasma, wobei das Wasserstoffplasma ein natives Oxid der ersten Rückseitenoberfläche entfernt, um eine zweite Rückseitenoberfläche des Substrats (200) zu exponieren, und wobei ein quadratischer Mittelwert der Oberflächenrauheit der zweiten Rückseitenoberfläche unter 1 nm liegt, wobei das Exponieren der ersten Rückseitenoberfläche Folgendes aufweist: • Platzieren des Substrats (200) in einer Plasmaätzanlagenkammer; • Strömen von Argon mit einer ersten Strömungsrate und Wasserstoff mit einer zweiten Strömungsrate; • Stoppen des Stroms von Wasserstoff; • Zünden des Wasserstoffplasmas nach dem Stoppen des Stroms von Wasserstoffs; und • Strömen von Wasserstoff mit einer dritten Strömungsrate nach dem Zünden.
  30. Verfahren gemäß Anspruch 29, wobei das Halbleiterbauelement Folgendes aufweist: • eine Metallsilizidschicht (405), die auf einer Rückseitenoberfläche eines Halbleitersubstrats (200) angeordnet ist, wobei die Metallsilizidschicht (405) eine Dicke von unter 2 nm aufweist; und • eine erste Metallschicht (400), die über der Metallsilizidschicht (405) angeordnet ist, wobei ein Metall der ersten Metallschicht (400) das gleiche ist wie ein Metall der Metallsilizidschicht (405).
  31. Verfahren gemäß Anspruch 30, wobei ein quadratischer Mittelwert der Oberflächenrauheit der Rückseitenoberfläche unter 1 nm liegt.
  32. Verfahren gemäß Anspruch 30 oder 31, wobei die Metallsilizidschicht (405) über mindestens 80% der Rückseitenoberfläche angeordnet ist.
  33. Verfahren gemäß einem der Ansprüche 30 bis 32, wobei das Metall Titan oder Wolfram aufweist.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9553016B2 (en) * 2010-07-09 2017-01-24 Infineon Technologies Ag Contacts for semiconductor devices and methods of forming thereof
US20140011339A1 (en) * 2012-07-06 2014-01-09 Applied Materials, Inc. Method for removing native oxide and residue from a germanium or iii-v group containing surface
US20160237566A1 (en) * 2013-10-16 2016-08-18 Mitsui Engineering & Shipbuilding Co., Ltd. Film forming device and film forming method
JP5832058B1 (ja) * 2013-12-20 2015-12-16 日本碍子株式会社 窒化ガリウム層を含む基板およびその製造方法
US10545218B2 (en) * 2014-07-18 2020-01-28 Here Global B.V. Obtaining radiomaps
EP3007224A1 (de) * 2014-10-08 2016-04-13 Nxp B.V. Metallisierung für Halbleiterbauelement
WO2016069953A1 (en) * 2014-10-29 2016-05-06 Brandner Theresa Wearable child carriers and methods of use
US10115688B2 (en) 2015-05-29 2018-10-30 Infineon Technologies Ag Solder metallization stack and methods of formation thereof
JP6782215B2 (ja) * 2017-10-18 2020-11-11 古河電気工業株式会社 プラズマダイシング用マスク材、マスク一体型表面保護テープおよび半導体チップの製造方法
IT202100001922A1 (it) * 2021-01-29 2022-07-29 St Microelectronics Srl Struttura di contatto dal retro perfezionata per un dispositivo a semiconduttore e relativo procedimento di fabbricazione

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5252181A (en) * 1990-12-20 1993-10-12 Etablissement Autonome De Droit Public: France Telecom Method for cleaning the surface of a substrate with plasma
US5833758A (en) * 1995-02-07 1998-11-10 Harris Corporation Method for cleaning semiconductor wafers to improve dice to substrate solderability
US20080230911A1 (en) * 2007-03-21 2008-09-25 Li Eric J Method of forming a silicide layer on a thinned silicon wafer, and related semiconducting structure
US20080296627A1 (en) * 2007-05-30 2008-12-04 Nichia Corporation Nitride semiconductor device and method of manufacturing the same
US20090286382A1 (en) * 2008-05-16 2009-11-19 Corporation For National Research Initiatives Low-temperature wafer bonding of semiconductor substrates to metal substrates

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376223A (en) * 1992-01-09 1994-12-27 Varian Associates, Inc. Plasma etch process
US5442200A (en) * 1994-06-03 1995-08-15 Advanced Technology Materials, Inc. Low resistance, stable ohmic contacts to silcon carbide, and method of making the same
KR100281979B1 (ko) * 1997-03-19 2001-03-02 황철주 반도체웨이퍼세정방법및산화막형성방법
US6706334B1 (en) * 1997-06-04 2004-03-16 Tokyo Electron Limited Processing method and apparatus for removing oxide film
US6365516B1 (en) * 2000-01-14 2002-04-02 Advanced Micro Devices, Inc. Advanced cobalt silicidation with in-situ hydrogen plasma clean
US20090004850A1 (en) * 2001-07-25 2009-01-01 Seshadri Ganguli Process for forming cobalt and cobalt silicide materials in tungsten contact applications
US7169704B2 (en) * 2002-06-21 2007-01-30 Samsung Electronics Co., Ltd. Method of cleaning a surface of a water in connection with forming a barrier layer of a semiconductor device
US6992011B2 (en) 2003-01-15 2006-01-31 Tokyo Electron Limited Method and apparatus for removing material from chamber and wafer surfaces by high temperature hydrogen-containing plasma
JP2005175028A (ja) * 2003-12-09 2005-06-30 Canon Inc プラズマ処理方法およびプラズマ処理装置
WO2008123116A1 (en) * 2007-03-26 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Soi substrate and method for manufacturing soi substrate
US7709903B2 (en) * 2007-05-25 2010-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Contact barrier structure and manufacturing methods

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5252181A (en) * 1990-12-20 1993-10-12 Etablissement Autonome De Droit Public: France Telecom Method for cleaning the surface of a substrate with plasma
US5833758A (en) * 1995-02-07 1998-11-10 Harris Corporation Method for cleaning semiconductor wafers to improve dice to substrate solderability
US20080230911A1 (en) * 2007-03-21 2008-09-25 Li Eric J Method of forming a silicide layer on a thinned silicon wafer, and related semiconducting structure
US20080296627A1 (en) * 2007-05-30 2008-12-04 Nichia Corporation Nitride semiconductor device and method of manufacturing the same
US20090286382A1 (en) * 2008-05-16 2009-11-19 Corporation For National Research Initiatives Low-temperature wafer bonding of semiconductor substrates to metal substrates

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Publication number Publication date
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US8487440B2 (en) 2013-07-16
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US20120007244A1 (en) 2012-01-12
US20140015141A1 (en) 2014-01-16

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