DE102009030281A1

DE102009030281A1 - Aktive Abschirmung von Leitern in MEMS-Vorrichtungen

Info

Publication number: DE102009030281A1
Application number: DE102009030281A
Authority: DE
Inventors: Bjoern Blixhavn
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2008-06-25
Filing date: 2009-06-24
Publication date: 2010-01-28
Anticipated expiration: 2029-06-25
Also published as: DE102009030281B4; US7615845B1

Abstract

Eine Vorrichtung, die parasitäre Kapazität in einem MEMS-Element reduziert, enthält eine dielektrische Schicht an der Oberfläche eines Silicon-on-Insulator(SOI)-Substrats, einen Leiter, der in dem Substrat eingebettet und zwischen der dielektrischen Schicht und einer vergrabenen Oxidschicht angeordnet ist, und Oberflächenleiter an der dielektrischen Schicht, die mit Enden des eingebetteten Leiters gekoppelt sind. Ein Grenzschichtbereich umgibt den eingebetteten Leiter und trennt einen inneren Beschafft einen p-n-Übergang zwischen dem Grenzschichtbereich und dem äußeren Bereich des SOI-Substrats, der in Sperrrichtung vorgespannt wird, um den inneren Bereich elektrisch gegenüber dem äußeren Bereich des SOI-Substrats zu isolieren. Ein Verstärker hat einen Eingang, der mit einem Ende des eingebetteten Leiters verbunden ist, und einen Ausgang, der mit dem inneren Bereich des Substrats verbunden ist. Der Verstärker misst eine Spannung an dem Ausgang und erzeugt eine Spannung, die eine Näherung der Spannung an dem Ausgang ist.

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft sogenannte MEMS-Vorrichtungen, d. h. mikroelektromechanische Systeme, die auf einem Halbleitersubstrat hergestellt werden und sowohl mechanische als auch elektrische Strukturen enthalten. Die vorliegende Erfindung betrifft insbesondere die Verringerung parasitärer Kapazität, die in derartigen Vorrichtungen vorhanden ist.
Hintergrund
Gegenwärtig werden viele verschiedene MEMS-Vorrichtungen eingesetzt, so beispielsweise Drucksensoren, Pumpen-Aktoren und elektrische oder optische Schaltungselemente, wie beispielsweise HF-Induktoren, optische Schalter und Resonatoren, um nur einige zu nennen.
Bei vielen MEMS-Vorrichtungen werden kapazitive Schaltungselemente eingesetzt, um eine beabsichtigte Funktion zu erfüllen. Die kapazitiven Schaltungselemente derartiger MEMS-Vorrichtungen werden durch Leiter mit elektronischen Schaltungen verbunden, die sich auf dem gleichen Substrat wie die MEMS-Vorrichtung befinden können oder auf einer separaten integrierten Schaltung. In beiden Fällen ist mit den Leitern zusammenhängende Kapazität vorhanden. Diese Kapazität, die häufig als parasitäre Kapazität bezeichnet wird, ist elektrisch parallel zu den kapazitiven Schaltungselementen der MEMS-Vorrichtung.
Des Weiteren müssen bei kapazitiven MEMS-Vorrichtungen mitunter Signale über diffundierte Leiter anstelle von Metallleitern geführt werden. Ein Beispiel kann beim Einsatz von Integration im Wafer-Maßstab, sog. Wafer Scale Integration, vorliegen, bei der ein oberer Wafer mit einem von mehreren Verfahren, wie beispielsweise anodischem Bonden oder direktem Silizium-Wafer-Bonden (direct silicon Wafer bonding), mit dem Sensor-Wafer gebondet wird. Dann sind Leiter erforderlich, die quer über den Bondbereich unterhalb der Wafer-Oberfläche verlaufen, da eine plane Wafer-Oberfläche ohne Metallleiter für erfolgreiches Bonden erforderlich ist. Ein weiteres Beispiel wären Leiter auf dünnen Membranen, bei denen Einsatz eines Metalls Hysterese verursachen könnte. Die Kapazität des in Sperrrichtung vorgespannten Übergangs, der im Allgemeinen eingesetzt wird, um den Leiter gegenüber dem Substrat zu isolieren, tritt jedoch als parasitäre Kapazität parallel zu der Messkapazität auf und beeinträchtigt die Leistung.
Dementsprechend kann auch die Leistung von MEMS-Vorrichtungen, bei denen resistive oder induktive Schaltungselemente eingesetzt werden, um ihre vorgesehene Funktion zu erfüllen, durch die parasitäre Kapazität beeinträchtigt werden. Dies ist darauf zurückzuführen, dass die parasitäre Kapazität geringere Empfindlichkeit, größere Rauschverstärkung und/oder reduzierte Sensor-Bandbreite verursacht. Es ist daher wünschenswert, die parasitäre Kapazität zu reduzieren, die in einer MEMS-Vorrichtung vorhanden ist.
Einer der Faktoren, die das Maß parasitärer Kapazität beeinflussen, ist die Gesamtfläche der diffundierten Leiter. Bisher ist dieses Problem so gehandhabt worden, dass die Fläche der diffundierten Leiter auf einem Minimum gehalten wurde, indem beispielsweise die Länge der Leiter begrenzt wurde, indem die dazugehörige Elektronik nahe an der MEMS-Vorrichtung angeordnet wurde, oder indem schmale Leiter eingesetzt wurden. Der Einsatz schmaler diffundierter Leiter führt jedoch zu höherem Widerstand, der ebenfalls negative Auswirkungen hat.
Des Weiteren werden die mechanischen Abmessungen der MEMS-Vorrichtung häufig durch andere Faktoren als die elektrischen Parameter bestimmt, und dadurch wird die Möglichkeit eingeschränkt, die Leiterfläche zu reduzieren. Ein besonders relevantes Beispiel ist der Einsatz von anodischem Bonden bei MEMS-Vorrichtungen. Dieses Verfahren erfordert eine Bondfläche einer bestimmten Breite, über die Leiter verlaufen müssen, die elektrische Signale von der hermetisch abgedichteten MEMS-Vorrichtung zu außenliegenden elektrischen Kontakten transportieren.
Obwohl sich Schaltungstopologien wie diejenigen, die an einem elektronischen Verstärker vorhanden sind, hinsichtlich ihrer Empfindlichkeit gegenüber parasitärer Kapazität unterscheiden können und obwohl mehrere Schaltungen als Verbesserungen in dieser Hinsicht vorgeschlagen worden sind, bleibt in vielen Fällen parasitäre Kapazität von Nachteil für die Leistung des Systems.
Zusammenfassung
Gemäß der vorliegenden Erfindung wird eine Vorrichtung geschaffen, mit der in Funktion parasitäre Kapazität in einem Leiter in einer MEMS-Vorrichtung reduziert wird. Die Vorrichtung umfasst ein Silicon-on-Insulator(SOI)-Substrat mit einer vergrabenen Oxidschicht; eine dielektrische Schicht, die an der Oberfläche des SOI-Substrats ausgebildet ist, einen Leiter, der in dem SOI-Substrat eingebettet und zwischen der dielektrischen Schicht und der ver grabenen Oxidschicht angeordnet ist, wobei der eingebettete Leiter ein erstes Ende und ein zweites Ende hat; einen oder mehrere Oberflächenleiter, die an der Oberseite der dielektrischen Schicht abgeschieden und jeweils in Kontakt mit dem ersten Ende sowie dem zweiten Ende des eingebetteten Leiters sind; einen Grenzbereich, der den eingebetteten Leiter umgibt und einen inneren Bereich und einen äußeren Bereich des SOI-Substrats trennt, wobei die Grenze durch das SOI-Substrat zu der vergrabenen Oxidschicht verläuft und einen p-n-Übergang zwischen dem Grenzbereich und dem äußeren Bereich des SOI-Substrat schafft, der in Funktion in Sperrrichtung vorgespannt ist, um den inneren Bereich elektrisch gegenüber dem äußeren Bereich des SOI-Substrats zu isolieren, sowie einen Verstärker, dessen Eingang mit dem ersten Ende des eingebetteten Leiters verbunden ist und dessen Ausgang mit dem inneren Bereich des SOI-Substrats verbunden ist, wobei der Verstärker so eingerichtet ist, dass er eine Spannung an dem Eingang misst und eine Spannung reproduziert, die der Spannung an dem Ausgang gleich oder annähernd gleich ist.
Gemäß der vorliegenden Erfindung wird des Weiteren ein Verfahren geschaffen, mit dem in Funktion parasitäre Kapazität in einem Leiter in einer MEMS-Vorrichtung reduziert wird. Das Verfahren umfasst Bereitstellen eines Silicon-on-Insulator-Substrats mit einer vergrabenen Oxidschicht; Ausbilden einer dielektrische Schicht an der Oberfläche des SOI-Substrats, Einbetten eines Leiter in das SOI-Substrat, wobei der eingebettete Leiter zwischen der dielektrischen Schicht und der vergrabenen Oxidschicht angeordnet ist und ein erstes Ende und ein zweites Ende hat; Abscheiden eines oder mehrerer Oberflächenleiter auf der dielektrischen Schicht, wobei die Oberflächenleiter in Kontakt mit dem ersten bzw. dem zweiten Ende des eingebetteten Leiters sind; Ausbilden eines Grenzbereiches, der den eingebetteten Leiter umgibt und einen inneren Bereich und einen äußeren Bereich des SOI-Substrats trennt, wobei sich der Grenzbereich durch das SOI-Substrat hindurch zu der Oxidschicht erstreckt und einen p-n-Übergang zwischen dem Grenzbereich und dem äußeren Bereich des SOI-Substrats schafft, der in Funktion in Sperrrichtung vorgespannt ist, um den inneren Bereich elektrisch gegenüber dem äußeren Bereich des SOI-Substrats zu isolieren; Verbinden eines Leiters, der einen Eingang an dem ersten Ende des eingebetteten Leiters und einen Ausgang an dem inneren Bereich des SOI hat; und Reproduzieren einer Spannung an dem Ausgang, die einer an dem Eingang gemessenen Spannung gleich oder annähernd gleich ist.
Dementsprechend schafft die vorliegende Erfindung eine Vorrichtung und ein Verfahren zum Reduzieren parasitärer Kapazität in Leitern, die in MEMS-Vorrichtungen eingesetzt werden, die auf Silicon-on-Insulator-Substraten hergestellt werden. SOI-Substrate sind Siliziumsubstrate, die eine vergrabene Schicht aus Siliziumoxid unterhalb der Oberfläche aufweisen. Diese Art Substrat wird häufig in MEMS-Vorrichtungen eingesetzt, da sie bei der Bearbeitung der mikromechanischen Strukturen unterstützend wirkt.
Da die isolierte Oxidschicht genutzt wird, die in Vorrichtungen vorhanden ist, die auf SOI-Wafern ausgebildet sind, kann der Bereich, der den Leiter umgibt, gegenüber dem Rest des Silizium elektrisch isoliert werden. Es ist dann möglich, diesen Bereich auf eine Spannung vorzuspannen, die der Spannung des Leiters gleich oder ihr sehr nahe ist. Dies bewirkt, dass die Ladung an dem parasitären Kondensator reduziert wird und es zu den umgebenden Schaltungen hin so erscheint, dass parasitäre Kapazität reduziert worden ist.
Kurze Beschreibung der Zeichnungen
Die vorliegende Erfindung wird im Folgenden ausführlich unter Bezugnahme auf die folgenden Figuren beschrieben, wobei:
1 ein Schnitt durch ein Beispiel einer hermetisch abgedichteten MEMS-Vorrichtung ist, die unter Verwendung eines Wafer-Bonding-Verfahrens hergestellt wird;
2 eine Schnittdarstellung ist, die einen eingebetteten Leiter zeigt, der quer über einen Bondbereich gemäß der vorliegenden Erfindung verläuft; und
3 eine Draufsicht auf den Bondbereich und das umgebende Substrat in 2 zeigt.
Ausführliche Beschreibung
Bei dem Beispiel in 1 wird eine mikromechanische Struktur 5 aus einem Halbleitersubstrat 2 hergestellt, das Silizium umfassen kann und dotiert sein kann. Ein Bondbereich 4 trennt die mikromechanische Struktur 5 von einer Bondinsel 3. Unter Einsatz eines Wafer-Bonding-Verfahrens, wie beispielsweise anodischem Bonden, wird ein oberer Wafer 1 mit dem Silizium gebondet, um einen hermetischen Hohlraum 6 um die mikromechanische Struktur 5 herum auszubilden. Um die mikromechanische Struktur 5 elektrisch mit den Bondinseln zu verbinden, muss ein elektrischer Leiter (nicht dargestellt) den Bondbereich 4 durchlaufen.
Das Verfahren des Bonden ist nicht ausschlaggebend für die Erfindung, auch wenn eine Vorraussetzung darin besteht, dass eine isolierende (dielektrische) Schicht (nicht darge stellt) in dem Bondbereich 4 vorhanden ist. Eine isolierende Schicht ist bei den meisten Bond-Verfahren vorhanden und besteht normalerweise aus Glas oder Siliziumoxid.
2 zeigt ein Beispiel eines Substrats mit einem eingebetteten Leiter 22 gemäß der vorliegenden Erfindung. Eine dielektrische Schicht 25, die aus Siliziumoxid bestehen kann, ist auf der Oberfläche eines Silicon-on-Insulator(SOI)-Substrats 2 ausgebildet, und ein Leiter 22 ist in dem SOI-Substrat 2 eingebettet. Bei diesem Beispiel ist der Leiter unterhalb eines Bondbereiches 4, der an der Oberfläche der dielektrischen Schicht 25 vorhanden ist, in das SOI-Substrat 2 eingebettet, wobei sich der Bondbereich 4 zwischen den Enden des eingebetteten Leiters 22 befindet.
Ein kleinerer Bereich der dielektrischen Schicht 25 kann an ausgewählten Positionen weggeätzt werden, so dass Kontakte mit dem SOI-Substrat 2 oder dem eingebetteten Leiter 22 ausgebildet werden können. Diese Öffnungen in der dielektrischen Schicht 25 werden im Allgemeinen als Kontaktlöcher bezeichnet.
Unter Verwendung eines Wafer-Bonding-Verfahrens, wie beispielsweise anodischem Bonden, wird ein oberer Wafer 1 an dem Bondbereich 4 des SOI-Substrats 2 angebracht, um einen hermetisch abgedichteten Hohlraum 6 zu schaffen, der eine MEMS-Struktur (nicht dargestellt) enthält, und damit die Enden des eingebetteten Leiters 22 zu trennen. Der obere Wafer 1 besteht vorzugsweise aus Glas, obwohl auch andere geeignete Materialien verwendet werden können.
Oberflächenleiter 3, 21, die vorzugsweise aus Metall bestehen, sind an der Oberfläche der dielektrischen Schicht 25 vorhanden, um die Enden des eingebetteten Leiters 22 zu verbinden. Bei diesem Beispiel verbindet ein Oberflächenleiter 21 ein Ende des eingebetteten Leiters 22 mit der MEMS-Struktur, die im Inneren des Hohlraums 6 abgedichtet ist. Ein weiterer Oberflächenleiter 3 ist mit dem anderen Ende des eingebetteten Leiters 22 verbunden. Die Oberflächenleiter 3, 21 sind mit dem eingebetteten Leiter 22 über die Kontaktlöcher verbunden, die in der dielektrischen Schicht 25 ausgebildet sind, und sind gegenüber dem Rest des SOI-Substrats 2 durch die dielektrische Schicht 25 isoliert.
Ein Signal kann über den eingebetteten Leiter 22, bei diesem Beispiel unterhalb eines Bondbereiches 4, geleitet werden. Wenn der eingebettete Leiter 22 in dem SOI-Substrat 2 vergraben ist, wie dies bei dem in 2 gezeigten Beispiel der Fall ist, kann Kontakt zwischen dem eingebetteten Leiter 22 und den Oberflächenleitern 3, 21 (oder anderen Verbin dungseinrichtungen) durch das Vorhandensein von Kontakt-Diffusionsbereichen 23 ermöglicht werden, die sich durch das SOI-Substrat 2 hindurch von den Enden des eingebetteten Leiters 22 zu der Oberfläche des SOI-Substrats 2 erstrecken, wo die Kontaktlöcher vorhanden sind.
Obwohl bei dem in 2 gezeigten Beispiel der Leiter 22 in dem SOI-Substrat 2 eingebettet ist, sollte klar sein, dass die vorliegende Erfindung auch mit einem Leiter umgesetzt werden könnte, der sich an der Oberfläche des SOI-Substrats 2 direkt unterhalb der dielektrischen Schicht 25 und in physischem Kontakt damit befindet.
Die Volumen des eingebetteten Leiters 22 und der Kontakt-Diffusionsbereiche 23 haben dem SOI-Substrat 2 entgegengesetzte Dotierungspolarität, so dass elektrische Isolation gewährleistet werden kann, indem der so geschaffene p-n-Übergang in Sperrrichtung vorgespannt wird. Dieser p-n-Übergang ist jedoch ebenfalls eine Quelle parasitärer Kapazität.
Um die parasitäre Kapazität zu reduzieren, umgibt eine Diffusionsgrenze 31, die sich von der Oberfläche des SOI-Substrats 21 bis zu einer vergrabenen Oxidschicht 24 in dem SOI-Substrat erstreckt, den eingebetteten Leiter 22 und Kontakt-Diffusionsbereiche 23 und trennt einen inneren Bereich 2a von SOI-Substrat 2, der den eingebetteten Leiter 22 enthält, und einen äußeren Bereich 2b von SOI-Substrat 2. Ein Kontaktloch ist durch die dielektrische Schicht 25 hindurch direkt oberhalb eines Abschnitts der diffundierten Grenzschicht 31 vorhanden, die sich nicht innerhalb des abgedichteten Hohlraums 6 befindet.
Indem eine Vorspannung 33 an die Diffusions-Grenzschicht 31 über das Kontaktloch angelegt wird, kann der p-n-Übergang, der zwischen der Diffusions-Grenzschicht 31 und dem SOI-Substrat 2 geschaffen wird, in Sperrrichtung vorgespannt werden, um so den inneren Bereich 2a des SOI-Substrats elektrisch gegenüber dem äußeren Bereich 2b des SOI-Substrats 2 zu isolieren.
Ein Verstärker 32 kann dann eingesetzt werden, um die Spannung des eingebetteten Leiters 22 zu messen, vorzugsweise über den Leiter 3, der mit dem Kontakt-Diffusionsbereich 23 verbunden ist. Der Verstärker 32 reproduziert dann diese Spannung oder eine Näherung derselben an einem Ausgang, der mit dem inneren Bereich 2a von SOI-Substrat 2 verbunden ist. Gemäß der vorliegenden Erfindung ist ein Kontaktloch durch die dielektrische Schicht 25 hindurch zu der Oberfläche des SOI-Substrats 2 an einem Punkt innerhalb des inneren Bereiches 2a vorhanden, und ein Kontaktloch 35 ist für Ausgang von Verstärker 32 zur Verbindung damit vorhanden.
Indem die Spannung des eingebetteten Leiters 22 reproduziert wird, kann der innere Bereich 2a des SOI-Substrats 2 auf eine Spannung nahe an der Spannung des Leiters 22 vorgespannt werden. Dies bewirkt, dass die Ladung an dem parasitären Kondensator reduziert wird und zu den umgebenden Schaltern hin der Eindruck entsteht, dass die parasitäre Kapazität reduziert worden ist. Dadurch wird die parasitäre Kapazität zwischen dem Leiter 22 und dem SOI-Substrat 2 effektiv reduziert.
Die Position des Verstärkers 32 ist für die vorliegende Erfindung nicht ausschlaggebend. Er kann sich beispielsweise auf dem gleichen SOI-Substrat 2 wie die MEMS-Struktur 5 befinden, oder er kann außerhalb des Chip angeordnet sein und über Bondinseln verbunden sein (nicht dargestellt).
3 zeigt eine schematische Draufsicht auf die vorliegende Erfindung, wobei eine Diffusions-Grenzschicht 31 den eingebetteten Kontakt 22 umgibt und so einen inneren Bereich 2a von SOI-Substrat 2 sowie einen äußeren Bereich 2b von SOI-Substrat 2 schafft. Es ist auch zu sehen, wie eine Vorspannung 32 an die Diffusions-Grenzschicht 31 angelegt werden kann. Des Weiteren ist zu sehen, dass der Verstärker 32 einen Eingang an dem ersten Ende des eingebetteten Leiters 22 und einen Ausgang hat, der sich an dem inneren Bereich 2a von SOI-Substrat 2 befindet, wobei bei diesem Beispiel der Ausgang über den Substratkontakt 35 verbunden ist.
Es ist anzumerken, dass sowohl der Verstärker 32 als auch die Vorspannung mit dem inneren Bereich 2a des SOI-Substrats 2 und der Diffusions-Grenzschicht 31 an Positionen außerhalb des Bereiches verbunden sind, der durch das Bonden eines oberen Wafers 1 auf einen Bondbereich 4 des SOI-Substrats 2 hermetisch abgedichtet wird.

Claims

Vorrichtung zum Reduzieren parasitärer Kapazität in einem Leiter in einer mikroelektromechanischen Vorrichtung, wobei die Vorrichtung umfasst: ein Silicon-on-Insulator(SOI)-Substrat mit einer vergrabenen Oxidschicht; eine dielektrische Schicht, die an der Oberfläche des SOI-Substrats ausgebildet ist; einen Leiter, der in dem SOI-Substrat eingebettet und zwischen der dielektrischen Schicht und der vergrabenen Oxidschicht angeordnet ist, wobei der eingebettete Leiter ein erstes Ende und ein zweites Ende hat; einen oder mehrere Oberflächenleiter, die an der Oberseite der dielektrischen Schicht abgeschieden und jeweils in Kontakt mit dem ersten Ende sowie dem zweiten Ende des eingebetteten Leiters sind; einen Grenzbereich, der den eingebetteten Leiter umgibt und einen inneren Bereich und einen äußeren Bereich des SOI-Substrats trennt, wobei die Grenze durch das SOI-Substrat zu der vergrabenen Oxidschicht verläuft und einen p-n-Übergang zwischen dem Grenzbereich und dem äußeren Bereich des SOI-Substrat schafft, der in Funktion in Sperrrichtung vorgespannt ist, um den inneren Bereich elektrisch gegenüber dem äußeren Bereich des SOI-Substrats zu isolieren; sowie einen Verstärker, dessen Eingang mit dem ersten Ende des eingebetteten Leiters verbunden ist und dessen Ausgang mit dem inneren Bereich des SOI-Substrats verbunden ist, wobei der Verstärker so eingerichtet ist, dass er eine Spannung an dem Eingang misst und eine Spannung reproduziert, die der Spannung an dem Ausgang gleich oder annähernd gleich ist.
Vorrichtung nach Anspruch 1, wobei das SOI-Substrat eine erste Polarität hat, der eingebettete Leiter ein dotiertes Volumen des SOI-Substrats mit einer zweiten, entgegengesetzten Polarität umfasst, sich das dotierte Volumen an der Oberfläche des SOI-Substrats befindet und durch das SOI-Substrat der ersten Polarität sowie durch die dielektrische Schicht begrenzt wird, die an der Oberfläche des SOI-Substrats ausgebildet ist.
Vorrichtung nach Anspruch 1, wobei das SOI-Substrat eine erste Polarität hat und der eingebettete Leiter ein dotiertes Volumen des SOI-Substrats mit einer zweiten, entgegengesetzten Polarität hat, wobei sich das dotierte Volumen innerhalb des SOI-Substrats befindet und an allen Seiten durch das SOI-Substrat der ersten Polarität begrenzt wird.
Vorrichtung nach Anspruch 1, die des Weiteren Kontaktlöcher umfasst, die in der dielektrischen Schicht an dem ersten bzw. zweiten Ende des eingebetteten Leiters angeordnet sind, wobei die Kontaktlöcher Kontakt-Diffusionsbereiche haben, die das erste bzw. das zweite Ende des eingebetteten Leiters mit den Oberflächenleitern verbinden.
Vorrichtung nach Anspruch 1, die des Weiteren umfasst: einen Bondbereich an der Oberfläche der dielektrischen Schicht, wobei sich der Bondbereich zwischen dem ersten und dem zweiten Ende des eingebetteten Leiters befindet; und einen oberen Wafer, der an dem Bondbereich über Wafer-Bonden abgedichtet ist, um einen hermetisch abgedichteten Hohlraum zu schaffen, der das zweite Ende des eingebetteten Leiters enthält.
Vorrichtung nach Anspruch 1, wobei das SOI-Substrat verdünnt ist, um eine mechanisch empfindliche Membran in dem Bereich auszubilden, der den eingebetteten Leiter enthält.
Vorrichtung nach Anspruch 1, wobei der Verstärker in das SOI-Substrat integriert ist.
Verfahren zum Reduzieren parasitärer Kapazität in einem Leiter in einem mikroelektromechanischen Vorrichtung, wobei das Verfahren umfasst: Bereitstellen eines Silicon-on-Insulator-Substrats mit einer vergrabenen Oxidschicht; Ausbilden einer dielektrische Schicht an der Oberfläche des SOI-Substrats; Einbetten eines Leiter in das SOI-Substrat, wobei der eingebettete Leiter zwischen der dielektrischen Schicht und der vergrabenen Oxidschicht angeordnet ist und ein erstes Ende und ein zweites Ende hat; Abscheiden eines oder mehrerer Oberflächenleiter auf der dielektrischen Schicht, wobei die Oberflächenleiter in Kontakt mit dem ersten bzw. dem zweiten Ende des eingebetteten Leiters sind; Ausbilden eines Grenzbereiches, der den eingebetteten Leiter umgibt und einen inneren Bereich und einen äußeren Bereich des SOI-Substrats trennt, wobei sich der Grenzbereich durch das SOI-Substrat hindurch zu der Oxidschicht erstreckt und einen p-n-Übergang zwischen dem Grenzbereich und dem äußeren Bereich des SOI-Substrats schafft, der in Funktion in Sperrrichtung vorgespannt ist, um den inneren Bereich elektrisch gegenüber dem äußeren Bereich des SOI-Substrats zu isolieren; Verbinden eines Leiters, der einen Eingang an dem ersten Ende des eingebetteten Leiters und einen Ausgang an dem inneren Bereich des SOI hat; und Reproduzieren einer Spannung an dem Ausgang, die einer an dem Eingang gemessenen Spannung gleich oder annähernd gleich ist.
Verfahren nach Anspruch 8, wobei das SOI-Substrat eine erste Polarität hat und der eingebettete Leiter geschaffen wird, indem ein Volumen des SOI-Substrats auf eine zweite, entgegengesetzte Polarität dotiert wird, sich das dotierte Volumen an der Oberfläche des SOI-Substrats befindet und durch das SOI-Substrat der ersten Polarität sowie durch die dielektrische Schicht begrenzt wird, die an der Oberfläche des SOI-Substrats ausgebildet ist.
Verfahren nach Anspruch 8, wobei das SOI-Substrat eine erste Polarität hat und der eingebettete Leiter geschaffen wird, indem ein Volumen des SOI-Substrats auf eine zweite, entgegengesetzte Polarität dotiert wird, und sich das dotierte Volumen in dem SOI-Substrat befindet und an allen Seiten durch das SOI-Substrat der ersten Polarität begrenzt wird.
Verfahren nach Anspruch 8, das des Weiteren umfasst: Schaffen von Kontaktlöchern in der dielektrischen Schicht für das erste und das zweite Ende des eingebetteten Leiters, wobei die Kontaktlöcher Kontakt-Diffusionsbereiche umfassen, die das erste bzw. das zweite Ende des eingebetteten Leiters mit den Oberflächenleitern verbinden.
Verfahren nach Anspruch 8, das des Weiteren umfasst: Schaffen eines Bondbereiches an der Oberfläche der dielektrischen Schicht, wobei sich der Bondbereich zwischen dem ersten und dem zweiten Ende des eingebetteten Leiters befindet; und Abdichten eines oberen Wafers an dem Bondbereich mit einem Wafer-Bonding-Verfahren, um einen hermetisch abgedichteten Hohlraum zu schaffen, der das zweite Ende des eingebetteten Leiters enthält.
Verfahren nach Anspruch 8, das des Weiteren umfasst: Verdünnen des SOI-Substrats, um eine mechanisch empfindliche Membran in dem Bereich zu schaffen, der den eingebetteten Leiter enthält.
Verfahren nach Anspruch 8, das des Weiteren umfasst: integrales Ausbilden des Verstärker auf dem SOI-Substrat.