DE102009022550A1 - Bereitstellen eines PCI (Peripheral Component Interconnect)-kompatiblen Protokolls auf Transaktionsebene für ein Ein-Chip-System (SoC) - Google Patents

Bereitstellen eines PCI (Peripheral Component Interconnect)-kompatiblen Protokolls auf Transaktionsebene für ein Ein-Chip-System (SoC) Download PDF

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Abstract

In einer Ausführungsform enthält die vorliegende Erfindung eine Vorrichtung mit einem Adapter zum Kommunizieren gemäß einem PC (Personal Computer)-Protokoll und einem zweiten Protokoll. Eine mit dem Adapter gekoppelte erste Schnittstelle dient zur Durchführung von Adressenübersetzung und Ordnen von Transaktionen, die upstream vom Adapter empfangen werden. Die erste Schnittstelle ist wiederum über eine oder mehrere physikalische Einheit(en) mit heterogenen Ressourcen gekoppelt, von denen jede einen IP (Intellectual Property)-Kern und einen Shim enthält, wobei der Shim zum Implementieren eines Kopfes des PC-Protokolls für den IP-Kern dient, um seine Aufnahme in die Vorrichtung ohne Modifikation zu ermöglichen. Andere Ausführungsformen werden auch beschrieben und beansprucht.

Description

  • Hintergrund
  • Gewisse Halbleiterarchitekturen, wie zum Beispiel AXI(Advanced Extensible Interface)- und OCP(Open Core Protocol)-gestützte Architekturen sind modular und ermöglichen eine schnelle Verbreitung durch schnelles Hinzufügen oder Entfernen von IP(Intellectual Property)-Blöcken zu bzw. von einem vorhandenen Design. Obwohl diese IP-Blöcke (auch als IPs bezeichnet) einen großen Satz von Funktionalität bieten, können sie nicht in einem PC(Personal Computer)-System verwendet werden, da ihnen Schlüsselmerkmale fehlen, die zur Kompatibilität mit PCI (Peripheral Component Interconnect) erforderlich sind. Zum Beispiel arbeiten diese IPs mit festen Adressen, was Plug-and-Plag ausschließt; es gibt keinen Mechanismus für Discovery und Enumeration; PCI-artige Ordnung ist nicht implementiert; und PCI-artige Energiemanagementmerkmale fehlen.
  • Für Peripheriegeräte zur Verwendung in PC-kompatiblen Systemen mixen Interconnect-Spezifikationen die Transaktionsebene mit der physikalischen Ebene für die Schnittstellen. Da diese Spezifikationen externe, physikalische Geräte abdecken, müssen in der Tat beide Ebenen definiert werden. Für ein System auf einem Ein-Chip-System (System an a chip (SoC)) begrenzt jedoch das Mischen der Transaktionsebene mit der physikalischen Ebene der Schnittstellendefinition die erneute Verwendung von Komponenten, wenn sich Siliciumprozesse ändern. Einige externe, nicht-PC-kompatible Systeme haben Schnittstellen auf Transaktionsebene für deren IP-Komponenten angenommen. Diese Systeme können jedoch nicht PC-kompatibel gemacht werden, weil zahlreiche Merkmale in deren Schnittstellen fehlen, die für PC-Kompatibilität notwendig sind.
  • Kurzbeschreibung der Zeichnungen
  • 1 zeigt ein Blockdiagramm eines Prozessors gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 2 zeigt ein Blockdiagramm eines Systems gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Ausführliche Beschreibung
  • Ausführungsformen verwenden eine Technik, die die Verwendung von heterogenen Ressourcen, wie zum Beispiel AXI/OCP-Technologien, in einem PC-basierten System, wie zum Beispiel einem PCI-basierten System ermöglicht, ohne irgendwelche Änderungen an den IP-Ressourcen selbst vorzunehmen. Genauer gesagt liefern Ausführungsformen ein modulares Interconnect auf Transaktionsebene für PC-kompatible SoC-Komponenten. Das heißt, da erneute Verwendung von Komponenten bei der Realisierung von schnellen Entwicklungen von SoC-Komponenten helfen kann, kann die Transaktionsebene von der physikalischen Ebene der Ausführungsdefinition für SoC-Komponenten in zahlreichen Ausführungsformen getrennt werden. Auf diese Weise können die folgenden Merkmale realisiert werden: die Fähigkeit, ein PCI-System (oder anderes Bus-gestütztes) auf ein Punkt-zu-Punkt(point-to-point (PtP))-Interconnect-System abzubilden; die Fähigkeit, Ziel-gestütztes Dekodieren für ein PtP-Interconnect-System zu liefern; und die Fähigkeit, durch Logik, existierende Komponenten zu verwenden, die nicht bereits Ziel-gestütztes Dekodieren und andere PC-kompatible Funktionen in einem PC-kompatiblen System liefern.
  • Abbilden von PCI-Transaktionen, die durch ein PC-kompatibles System implementiert sind, auf einen nicht-PCI-Transaktionsraum, der durch ein SoC zur Aufnahme in das PC-kompatible System implementiert ist, bringt Probleme mit sich. Genauer gesagt ist das PCI typischerweise ein Ziel-gestütztes Dekodiersystem, was bedeutet, dass es, wenn ein Prozessor mit einem Peripheriegerät kommunizieren möchte, die Transaktion an alle Peripheriegeräte sendet und darauf wartet, dass ein Gerät ihn anfordert. Nach Anforderung durch eines der Geräte wird ein Kanal zwischen dem Prozessor und korrespondierenden Gerät aufgebaut, so dass sie kommunizieren können. Ein derartiges System arbeitet mit einem On-Die-System, wie zum Beispiel einem SoC, das typischerweise unter Verwendung von Quellen-gestütztem Dekodieren arbeitet, nicht gut. Stattdessen sendet in einem derartigen System ein Prozessor eine Adresse an ein Interconnect und ermittelt das Interconnect sein Ziel und sendet die Anfrage nur an das bestimmte Gerät, das Ziel der Anforderung bzw. Anfrage ist, statt dass er sie an alle Geräte sendet und auf eine Antwort wartet.
  • In zahlreichen Ausführungsformen kann eine Schnittstelle oder ein Adapter verwendet werden, um all die unterschiedlichen Zieladressen in einem System zu verfolgen und Konfigurationsinformation zu sammeln und zu pflegen. Wenn ein Prozessor Anforderungen bzw. Anfragen sendet, werden sie somit nur an einen Adapter, der mit dem Zielgerät verbunden ist, gesendet, statt dass die Anfragen an alle Peripheriegeräte gesendet werden.
  • Ausführungsformen liefern zwei sehr dünne Hardware-Blöcke, hierin als ein Yunit und ein Shim bezeichnet, die verwendet werden können, um einen AXI/OCP IP in eine Interconnect-Struktur zu stecken, um PCI-kompatible Systeme zu erzeugen. Wie unten beschrieben wird, ist in einer Ausführungsform eine erste (z. B. ein North) Schnittstelle des Yunit mit einem Adapterblock verbunden, der an einen PCI-kompatiblen Bus, wie zum Beispiel einen DMI(Direct Media Interface)-Bus, einen PCI-Bus oder einen PCIe(Peripheral Component Interconnect Express)-Bus anschließt. Eine zweite (z. B. South) Schnittstelle ist mit einem non-PC-Interconnect, wie zum Beispiel einem AXI/OCP-Interconnect, direkt verbunden. In zahlreichen Implementierungen kann dieser Bus ein OCP-Bus sein.
  • Zwei Teile von PCI-Funktionalität können in dem Protokoll mit getrennter Transaktionsebene und physikalischer Ebene gemäß einer Ausführungsform der vorliegenden Erfindung enthalten sein. Erstens kann der Yunit Dekodierlogik enthalten, um zu ermitteln, was das Ziel einer Anfrage ist, und um sicherzustellen, dass die Anfrage über das Interconnect richtig übergeben wird. Zweitens kann der Shim Steuerregisterfunktionalität, wie zum Beispiel Steuerinformation zum Abschalten des korrespondierenden Geräts, Erhalten von Zugang zu einer bestimmten Speicherregion und so weiter enthalten. Somit kann PCI-Kopf-Funktionalität in zwei Teile unterteilt werden, ein Teil für einen Shim, der speziell an bestimmte Funktionalität in dem Gerät selbst gebunden ist, und der andere Teil für den Yunit, weil er an das Routen von Befehlen in dem SoC gebunden ist. Als solches ist PCI-Inkrement-Funktionalität einer Komponente in zwei Teile aufgeteilt, nämlich den Shim, der neben dem IP-Kern sitzt, und den Yunit in Verbindung mit einem Anforderer, da die Adresse des Ziels unbekannt ist.
  • Der Yunit implementiert PCI-Enumeration durch Übersetzen von PCI-Konfigurationszyklen in Transaktionen, die den Ziel-IP verstehen kann. Diese Einheit führt auch Adressenumwandlung von wieder ortbaren PCI-Adressen in feste AXI/OCP-Adressen und umgekehrt durch. Der Yunit kann ferner einen Ordnungsmechanismus implementieren, um einem Producer-Consumer-Modell (z. B. einem PCI-Producer-Consumer-Modell) zu genügen. Somit kann der Yunit mit Logik versehen sein, die normalerweise in einem Peripheriegerät enthalten sein würde, um eine bestimmte Anfrage (d. h. dekodiert) an den Yunit zu beanspruchen, und dann die Anfrage dekodieren, Ermitteln, welches Peripheriegerät das Ziel für die Anfrage ist, und dann die Anfrage nur an das spezielle Gerät senden. Somit kann in zahlreichen Ausführungsformen ein Adapter PCI-PtP-Umwandlung duchführen.
  • Einzelne IPs sind wiederum mit dem Interconnect über dedizierte PCI-Shims verbunden. Jeder Shim kann gesamte PCI-Kopf-Funktionalität für den korrespondierenden IP implementieren, obwohl der Yunit Adressendekodierung durchführen kann. Als solches lenkt der Yunit alle Zugriffe auf den PCI-Kopf und den Gerätespeicherraum zum Shim. Der Shim verbraucht alle Kopflese/Schreibtransaktionen und leitet andere Transaktionen zum IP weiter.
  • In einigen Ausführungsformen implementiert der Shim auch das gesamte Energiemanagement bezüglich von Merkmalen für den IP.
  • In 1 ist ein Blockdiagramm eines Prozessors gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Wie in 1 gezeigt ist, kann der Prozessor 10 ein Ein-Chip-System (System an a chip (SoC)) oder ein anderer integrierter Schaltkreis sein, der auf einem einzigen Halbleiterchip ausgebildet ist. In der Ausführungsform von 1 kann der Prozessor 10 zahlreiche heterogene Ressourcen enthalten, die mit einer Schnittstelle gekoppelt sein können, um die Fähigkeit zu bieten, mit diesen zahlreichen heterogenen Ressourcen unter Verwendung von Standard-PC-Signalisiermechanismen, wie zum Beispiel einem PC-Protokoll, zu kommunizieren und diese zu steuern, obwohl der Schutzbereich der vorliegenden Erfindung diesbezüglich nicht beschränkt ist.
  • Wie in 1 gezeigt, kann der Prozessor 10 einen Adapter 20 enthalten, der in einer Ausführungsform ein DMI-Adapter mit einer ersten Schnittstelle sein kann, die gemäß einem bestimmten Protokoll, z. B. einem DMI-Protokoll, kommunizieren kann. In anderen Ausführungsformen kann jedoch der Adapter 20 unter Verwendung dieser ersten Schnittstelle gemäß einem PCI-, PCIe- oder einem anderen derartigen PC-gestützten Kommunikationsprotokoll kommunizieren. Dementsprechend kann Kommunikation mit einer Upstream-Komponente, die ein anderer Teil des SoC sein kann, oder einer anderen Komponente, wie z. B. einer Chipsatzkomponente eines PC, z. B. einem Eingabe/Ausgabe-Controller Hub (Input/output Controller Hub (ICH)) gemäß dem bestimmten PC-Protokoll, z. B. dem in 1 gezeigten DMI-Protokoll, erfolgen.
  • Downstream-Kommunikation kann wiederum gemäß einem nicht-PC-Kommunikationsprotokoll, wie zum Beispiel dem in 1 gezeigten OCP-Protokoll erfolgen, obwohl andere Implementierungen sicherlich möglich sind.
  • Adapter 20 kommuniziert mit einem Yunit 30, der, wie oben beschrieben, zahlreiche PCI- oder andere derartige PC-gestützte Operationen handhaben kann. Auf seiner Downstream-Seite kann der Yunit 30 mit einem Interconnect 40 gekoppelt sein, das Verbindung und Routen von Kommunikation zwischen Yunit 30 und einer Vielzahl von unterschiedlichen heterogenen Ressourcen liefern kann. In der in 1 gezeigten Ausführungsform schließen derartige Ressourcen eine erste Ressource 50, eine zweite Ressource 60 und eine dritte Ressource 70 ein, von denen jede eine bestimmte heterogene Ressource, wie zum Beispiel einen bestimmten IP-Block von einer oder mehreren Dritten repräsentieren kann. Jede heterogene Ressource kann unterschiedlich konfiguriert sein, um eine oder mehrere spezialisierte Funktion(en) durchzuführen.
  • Weiterhin auf 1 Bezug nehmend, kann Interconnect 40 mit jeder Ressource und Yunit 30 über ein Interconnect, z. B. ein OCP-Interconnect, gekoppelt sein. Wie in 1 dargestellt ist, kann eine physikalische Einheit 45a-c (jeweils zwischen einer korrespondierenden Ressource und einem Interconnect 40 angeschlossen, und allgemein physikalische Einheit 45) Logik, Schaltkreis und so weiter, enthalten, um als eine Schnittstelle für die Transaktionsschicht zu wirken und Transaktionen in aktuelle Bits und Bytes zu übersetzen, die auf physikalischen Verbindungsleitungen zu senden sind. Somit befindet sich zwischen jeder Ressource und Interconnect 40 eine physikalische Einheit 45, um für Transaktionsschicht-zu-physikalische Schicht- und physikalische Schicht-zu-Transaktionsschicht-Übergänge zu sorgen. Während zur leichteren Darstellung als eine einzige Einheit gezeigt, versteht es sich, dass separate physikalische Einheiten an jedem Ende eines physikalischen Drahtes angeschlossen sein können.
  • Jede Ressource enthält einen Shim zum Verbinden der Ressource mit Interconnect 40. Die Shims können verwendet werden, um alle PCI-bezogenen Operationen mit Ausnahme von Adressierdekodierfunktionalität, die durch Yunit 30 durchzuführen ist, durchzuführen, so dass Kommunikation zwischen dem Shim und dem jeweiligen IP-Block der Ressource durch das zugrundeliegende Protokoll des IP-Blocks erfolgen kann. Wie in 1 gezeigt ist, enthält somit die Ressource 50 einen Shim 55, der mit einem IP-Block durch ein Interconnect, wie zum Beispiel ein OCP-gestütztes Interconnect, gekoppelt ist. In ähnlicher Weise enthält die Ressource 60 einen Shim 65, der durch ein OCP-Interconnect mit einem IP-Block 68 gekoppelt ist. In 1 ist auch eine Ressource 70 gezeigt, die einen Shim 75 enthält, der durch ein OCP-Interconnect mit einem IP-Block 78 gekoppelt ist. Während dies in dieser speziellen Implementierung in der Ausführungsform von 1 gezeigt ist, soll der Schutzbereich der vorliegenden Erfindung diesbezüglich nicht beschränkt sein.
  • Statt eines monolithischen Kompatibilitätsblocks gehen somit Ausführungsformen, die einen Yunit implementieren, einen verteilten Ansatz. Funktionalität, die über alle IPs gemein ist, z. B. Adressenübersetzung und Ordnen, ist in dem Yunit implementiert, während IP-spezifische Funktionalität, wie z. B. Energiemanagement, Fehlerhandhabung und so weiter, in den Shims implementiert ist, die für den IP zugeschnitten sind.
  • Auf diese Weise kann ein neuer IP mit minimalen Änderungen an dem Yunit hinzugefügt werden. Zum Beispiel können in einer Implementierung die Änderungen durch Hinzufügen eines neuen Eintrags in einer Adressenumleitungstabelle erfolgen. Während die Shims IP-spezifisch sind, ist einigen Ausführungsformen ein großes Maß der Funktionalität (z. B. mehr als 90%) über alle IPs gemein. Dies ermöglicht eine schnelle Neukonfigurierung eines bestehenden Shims für einen neuen IP.
  • Ausführungsformen ermöglichen somit die Verwendung eines selbstgenerierten Interconnect-Strukturen ohne Modifikation. In einer Punkt-zu-Punkt-Busarchitektur kann das Entwerfen von Interconnect-Strukturen eine Herausforderung darstellen. Der oben beschriebene Yunit-Ansatz setzt ein Industrieökosystem in einem PCI-System mit minimaler Anstrengung und ohne erforderliche Modifikationen an Industrie-Standard-Werkzeugen wirksam ein.
  • 2 zeigt ein Bockdiagramm eines Systems gemäß einer Ausführungsform der vorliegenden Erfindung. System 100 kann ein PC-gestütztes System, wie zum Beispiel ein PCI-gestütztes System, sein, das in unterschiedlichen Formfaktoren, von einem Desktop- System zu einem Laptop und zu einem ultramobilen PC, implementiert sein kann. Wie in 2 gezeigt ist, enthält das System 100 einen Prozessor 105, der mit einer Host-Schnittstelle 110 gekoppelt ist, die wiederum mit einem Speicher 115, wie zum Beispiel einem DRAM (Dynamic Random Access Memory) und wiederum mit DMI-Adapter 120, z. B. über einen DMI-Bus, gekoppelt ist. Der DMI-Adapter 120 kann auch mit einem SoC, wie zum Beispiel dem in 1 gezeigten, als Komponenten 130–170 in der Ausführungsform von 2 aufgezählt, gekoppelt sein. Der Prozessor 105 kann in einigen Ausführungsformen ein Prozessor mit geringerer Leistung sein, der ein PC-gestützten Betriebssystem (Operating System (OS)), wie zum Beispiel ein WINDOWSTM- oder LINUXTM-OS, das ein PCI- oder anderes derartiges PC-Protokoll verwendet, ausführen kann, obwohl bestimmte Komponenten des Systems nach einem anderen Protokoll, wie z. B. AXI oder OCP, arbeiten können.
  • Somit können PCI-artige Transaktionen auf IP-Blöcke abgebildet werden, die in einer PtP-Art verbunden sein können. Somit können Interconnects, wie zum Beispiel basierend auf einem OCP- oder AXI-Protokoll, das grundlegende PtP-Kommunikation zwischen einem Anforderer und einem Ziel unterstützt, auf Unterstützen von PCI-Bus-Kopf-Funkionalität und Ziel-gestütztes Dekodieren erweitert werden.
  • Zusätzlich kann erneute Verwendung von IP-Blöcken über unterschiedliche SoC-Geräte durch Trennen einer Transaktionsebene von einer physikalischen Ebene unterstützt werden. Das heißt, dass eine Transaktionsebene die Arten von Anfragen, die ein Interconnect handhaben kann, spezifiziert und die physikalische Ebene die Art beschreibt, in der die Transaktionen von einem Punkt zu einem anderen Punkt erfolgen. Durch Trennen dieser beiden Ebenen kann ein IP mehrere Generationen von Implementierungen überschreiten. Mit anderen Worten wird sich wahrscheinlich ein Interconnect selbst ändern, wenn unterschiedliche Generationen unterschiedlich dimensionierte Transistoren (z. B. von unterschiedlichen Halbleiterprozessen) oder unterschiedliche Implementierungen aufweisen, z. B. von einer SoC zu einer Implementierung, die Mehrfachchips (Multiple Die) enthält. Die Transaktionsschicht bleibt jedoch dieselbe, während sich die Interconnectschicht ändert. Auf diese Weise kann sich die physikalische Schicht unabhängig an der Transaktionsschicht ändern. Zum Beispiel kann die Transaktionsschicht über mehrere Generationen und über mehrere physikalische Schichten konsistent sein. Im Gegensatz dazu könnten wesentliche Änderungen, wenn eine physikalische Schicht in die IP-Blöcke aufgenommen würde, von Generation zu Generation auftreten, was eine effiziente Verwendung von IP-Blöcken verhindern würde.
  • Die Ausführungsformen können in Code implementiert und auf einem Speichermedium gespeichert sein, auf dem Befehle gespeichert sind, die verwendet werden können, um ein System zur Durchführung der Befehle zu programmieren. Das Speichermedium kann, ohne aber darauf beschränkt zu sein, jede Art von Platte, einschließlich Floppy-Disks, optische Platten, CD-ROMs (Compact Disc Read-Only-Memories), CD-RWs (Compact Disk Rewritables), und magneto-optische Platten, Halbleitereinrichtungen wie zum Beispiel ROMs (Read-Only-Memories), RAMs (Random Access Memories), wie zum Beispiel DRAMs (Dynamic Random Access Memories), SRAMs (Static Random Access Memories), EPROMs (Erasable Programmable Read-Only Memories), Flash-Speicher, EEPROMs (Electrically Erasable Programmable Read-Only Memories), magnetische oder optische Karten oder irgendeine andere Art von Medium, das zum Speichern von elektronischen Befehlen geeignet ist, enthalten.
  • Während die vorangehende Erfindung unter Bezugnahme auf eine begrenzte Anzahl von Ausführungsformen beschrieben worden ist, werden Fachleute auf dem Gebiet zahlreiche Modifikationen und Variationen derselben erkennen. Die beigefügten Ansprüche sollen alle derartigen Modifikationen und Variationen abdecken, die in den wahren Geist und Schutzbereich der vorliegenden Erfindung fallen.

Claims (14)

  1. Vorrichtung, umfassend: einen Adapter, der an einen einzigen Halbleiterchip angepasst ist, um mit einer ersten Komponente gemäß einem PC(Personal Computer)-Protokoll zu kommunizieren und mit einer ersten Schnittstelle gemäß einem zweiten Protokoll zu kommunizieren, das einem AXI(Advanced Extensible Interface)- oder OCP(Open Core Protocol)-Protokoll entspricht; die erste Schnittstelle, die an den einzigen Halbleiterchip angepasst und mit dem Adapter über ein erstes Interconnect gekoppelt ist, wobei die erste Schnittstelle zur Durchführung von Adressenübersetzung und zum Ordnen von Transaktionen dient, die von der ersten Komponente empfangen sind; eine erste physikalische Einheit, die zwischen der ersten Schnittstelle und einem zweiten Interconnect angeschlossen ist, um die Transaktionen zwischen der ersten Schnittstelle und dem zweiten Interconnect zu übertragen; und das zweite Interconnect, das an den einzigen Halbleiterchip angepasst ist, um die erste Schnittstelle mit einer Vielzahl von heterogenen Ressourcen zu koppeln, die an den einzigen Halbleiterchip angepasst sind, wobei jede der Vielzahl von heterogenen Ressourcen einen IP(Intellectual Property)-Kern und einen Shim enthält, wobei der Shim zum Implementieren eines Kopfes des PC-Protokolls für den IP-Kern und Ermöglichen der Aufnahme des korrespondierenden IP-Kerns in der Vorrichtung ohne Modifikation dient, wobei die Vorrichtung zum Arbeiten gemäß dem PC-Protokoll dient und der IP-Kern zum Arbeiten gemäß dem zweiten Protokoll dient.
  2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Schnittstelle zum Übersetzen von Konfigurationszyklen des PC-Protokolls in ein Format für das zweite Protokoll dient, wobei das PC-Protokoll einem PCI(Peripheral Component Inteconnect)-Protokoll entspricht.
  3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass die erste Schnittstelle zum Durchführen der Adressenübersetzung und Übersetzen einer neu lokalisierbaren PCI-Adresse in eine AXI/OCP-Adresse dient.
  4. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Schnittstelle zum Durchführen von Operationen, die über die Vielzahl von heterogenen Ressourcen gemein sind, dient und jeder Shim zum Durchführen von Operationen dient, die speziell für den korrespondierenden IP-Kern sind.
  5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass die gemeinsamen Operationen die Adressenübersetzung und das Ordnen enthalten und die speziellen Operationen Niedrigenergiemanagement und Fehlerhandhabung enthalten.
  6. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das zweite Interconnect eine Interconnect-Struktur umfasst.
  7. Vorrichtung nach Anspruch 6, ferner umfassend eine Vielzahl von zweiten physikalischen Einheiten, wobei jede zum Koppeln des zweiten Interconnects mit einer korrespondierenden der Vielzahl von heterogenen Ressourcen dient.
  8. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass die erste Schnittstelle zum Routen von Zugriffen auf einen PCI-Kopf zu einem korrespondierenden Shim dient und der Shim zum Implementieren des PCI-Kopfes für den korrespondierenden IP-Kern dient, wobei die erste Schnittstelle ferner zum Routen von Zugriffen auf einen Gerätespeicherraum zum korrespondierenden Shim dient.
  9. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass der korrespondierende Shim zum Verbrauchen aller Lese-Schreib-Operationen an dem PCI-Kopf und zum Übertragen anderer Transaktionen zum korrespondierenden IP-Kern dient.
  10. System, umfassend: einen Prozessor; eine Host-Schnittstelle, die mit dem Prozessor gekoppelt ist, wobei die Host-Schnittstelle zum Koppeln des Prozessors mit einem Speicher und einem Adapter dient; den mit der Host-Schnittstelle gekoppelten Adapter zum Kommunizieren gemäß einem PC(Personal Computer)-Protokoll und Kommunizieren mit einer zweiten Schnittstelle gemäß einem zweiten Protokoll, das einem AXI(Advanced Extensible Interface)-, einem OCP(Open Core Protocol)-Protokoll oder einem dritten Protokoll entspricht; die mit dem Adapter durch ein erstes Interconnect gekoppelte zweite Schnittstelle, wobei die zweite Schnittstelle zum Durchführen von Adressenübersetzung und Ordnen von Transaktionen dient, die von dem Prozessor empfangen sind; eine erste physikalische Einheit, die zwischen der zweiten Schnittstelle und einem zweiten Interconnect zum Übertragen der Transaktionen zwischen der zweiten Schnittstelle und dem zweiten Interconnect angeschlossen ist; und den zweiten Interconnect zum Koppeln der zweiten Schnittstelle mit einer Vielzahl von heterogenen Ressourcen, wobei jede der Vielzahl von heterogenen Ressourcen einen IP(Intellectual Property)-Kern und einen Shim enthält, wobei der Shim zum Implementieren eines Kopfes des PC-Protokolls für den IP-Kern dient, um eine Aufnahme des korrespondierenden IP-Kerns in das System ohne Modifikation zu ermöglichen, wobei das System zum Arbeiten gemäß dem PC-Protokoll dient und der IP-Kern zum Arbeiten gemäß dem zweiten Protokoll dient.
  11. System nach Anspruch 10, dadurch gekennzeichnet, dass das System ein ultramobiles System aufweist, wobei der Prozessor zum Ausführen eines PC-Betriebssystems unter Verwendung des PC-Protokolls dient.
  12. System nach Anspruch 11, dadurch gekennzeichnet, dass die zweite Schnittstelle zum Übersetzen von Konfigurationszyklen des PC-Protokolls in ein Format für das zweite Protokoll dient, wobei das PC-Protokoll einem PCI(Peripheral Component Interconnect)-Protokoll entspricht und die zweite Schnittstelle zum Durchführen der Adressenübersetzung zum Übersetzen einer neulokalisierbaren PCI-Adresse in eine AXI/OCP-Adresse dient.
  13. System nach Anspruch 12, dadurch gekennzeichnet, dass die zweite Schnittstelle zum Durchführen von Operationen dient, die über die Vielzahl von heterogenen Ressourcen gemein sind, und jeder Shim zum Durchführen von Operationen dient, die speziell für den korrespondierenden IP-Kern sind, wobei die gemeinsamen Operationen die Adressenübersetzung und das Ordnen enthalten und die speziellen Operationen Niedrigenergiemanagement und Fehlerhandhabung einschließen.
  14. System nach Anspruch 12, dadurch gekennzeichnet, dass die zweite Schnittstelle zum Routen von Zugriffen auf einen PCI-Kopf zu einem korrespondierenden Shim dient und der Shim zum Implementieren des PCI-Kopfes für den korrespondierenden IP-Kern dient, wobei die zweite Schnittstelle ferner zum Routen von Zugriffen auf einen Gerätespeicherraum zum korrespondierenden Shim dient und wobei der korrespondierende Shim zum Verbrauchen aller Lese-Schreiboperationen an dem PCI-Kopf dient und zum Übertragen anderer Transaktionen zum korrespondierenden IP-Kern dient.
DE102009022550.1A 2008-05-30 2009-05-25 Vorrichtung und System zum Bereitstellen eines PCI (Peripheral Component Interconnect)-kompatiblen Protokolls auf Transaktionsebene für ein Ein-Chip-System (SoC) Active DE102009022550B4 (de)

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