DE102008064715B4

DE102008064715B4 - Verfahren zur Herstellung eines Transistors

Info

Publication number: DE102008064715B4
Application number: DE102008064715A
Authority: DE
Inventors: Thomas Schulz
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2007-06-07
Filing date: 2008-04-16
Publication date: 2013-05-29
Anticipated expiration: 2028-04-17
Also published as: DE102008001209B4; DE102008001209A1; US8124483B2; US20120119297A1; US20080303096A1; US8507347B2

Abstract

Verfahren zur Herstellung eines Transistors, wobei das Verfahren folgendes umfasst:
Bereitstellen eines Werkstücks (102), wobei das Werkstück (102) ein Halbleiter-auf-Isolator-Substrat umfasst, einschließlich einem Substrat (104), einer über dem Substrat (104) angeordneten vergrabenen Isolierschicht (106) und einer über der vergrabenen Isolierschicht (106) angeordneten Schicht aus Halbleitermaterial (108);
Ausbilden mindestens einer Stegstruktur innerhalb der Schicht aus Halbleitermaterial (108), wobei die mindestens eine Stegstruktur eine erste Seitenwand und eine gegenüberliegende zweite Seitenwand umfasst;
Ausbilden eines Gatedielektrikummaterials (116) über mindestens der ersten und zweiten Seitenwand der mindestens einen Stegstruktur;
Ausbilden eines Gateelektrodenmaterials (118) über mindestens dem Gatedielektrikummaterial (116),
Ausbilden einer ersten Gateelektrode auf der ersten Seitenwand des mindestens einen Stegs und einer zweiten Gateelektrode auf der zweiten Seitenwand des mindestens einen Stegs, wobei das Gateelektrodenmaterial (118) ein halbleitendes Material umfasst, wobei das Gateelektrodenmaterial (118) eine Dicke von 50 nm oder weniger umfasst; und
Silizidieren oder Germanidieren des Gateelektrodenmaterials (118).

Description

Die vorliegende Erfindung betrifft Verfahren zur Herstellung eines Transistors und insbesondere Verfahren zur Herstellung eines Transistors mit mehreren Gates.
Halbleiterbauelemente werden in einer Vielzahl elektronischer Anwendungen verwendet, wie etwa beispielsweise PCs, Mobiltelefonen, Digitalkameras und anderem elektronischen Gerät, als Beispiele. Halbleiterbauelemente werden in der Regel durch sequentielles Abscheiden isolierender oder dielektrischer Schichten, leitender Schichten und halbleitender Schichten aus Material über einem Halbleitersubstrat und Strukturieren der verschiedenen Schichten unter Verwendung von Lithographie zum Ausbilden von Schaltungskomponenten und Elementen darauf hergestellt.
Ein Transistor ist ein Element, das in Halbleiterbauelementen weitgehend genutzt wird. Auf einem einzelnen integrierten Schaltkreis (IC) beispielsweise können sich Millionen von Transistoren befinden. Eine bei der Halbleiterbauelementherstellung verwendete übliche Art von Transistor ist ein Metalloxidhalbleiter-Feldeffekttransistor (MOSFET). Herkömmliche MOSFETs besitzen eine Gateelektrode, die ein Kanalgebiet steuert, und werden oftmals als Einzelgatetransistoren bezeichnet. Frühe MOSFET-Prozesse verwendeten eine Art von Dotierung, um einzelne Transistoren herzustellen, die Transistoren mit entweder positivem oder negativem Kanal umfassten. Andere jüngere Designs, die als komplementäre MOS-Bauelemente (CMOS) bezeichnet werden, verwenden Bauelemente mit sowohl positivem als auch negativem Kanal, zum Beispiel einen PMOS-Transistor (Positive Channel Metal Oxide Semiconductor) und einen NMOS-Transistor (Negative Channel Metal Oxide Semiconductor) in komplementären Konfigurationen.
Herkömmliche planare Volumen-Einzelgate-MOSFET-Bauelemente werden in der Regel unter Verwendung eines dreidimensionalen Dotierungsprofils ausgebildet, das Kanalimplantierung, Source- und Draingebietimplantierung, LDD-Erweiterungsimplantierung (Lightly Doped Drain) und Pocket-/Halo-Implantierungsprozesse beinhaltet. Das Herunterskalieren der Größe von Volumenbauelementen hat Grenzen wegen einer Zunahme bei Dotierstoffluktuationen und stärkeren parasitären Kurzkanaleffekten aufgrund eines Mangels an Potentialsteuerung im Kanalgebiet und im Tiefensubstrat. Deshalb stehen Transistoren mit mehreren Gates in der Entwicklung, wie etwa vertikale Stegeldeffekttransistoren mit mehreren Gates (FinFETs) oder Tri-Gate-Bauelemente.
Ein Doppelgatetransistor besitzt zwei parallele Gates, die einander zugewandt sind und das gleiche Kanalgebiet steuern. Ein FinFET ist ein vertikales Doppelgatebauelement, wobei der Kanal einen ein Halbleitermaterial umfassenden vertikalen Steg umfasst, der in der Regel auf einen SOI-Substrat (Silicon an Insulator – Silizium auf Isolator) ausgebildet ist. Die beiden Gates eines FinFETs werden an gegenüberliegenden Seitenwänden des vertikalen Stegs ausgebildet, wobei ein isolierendes Material oder eine Hardmaske auf dem Steg ausgebildet ist.
FinFETs können zum Ausbilden von CMOS-Bauelementen verwendet werden. Ein oder mehrere FinFETs können als ein PMOS- und/oder NMOS-Transistor verwendet werden. Oftmals werden zwei oder mehr Stege parallel verwendet, um einen einzelnen PMOS- oder NMOS-Transistor auszubilden, als Beispiel. FinFETs können aggressiver skaliert werden als planare Transistorstrukturen und zeigen einen niedrigeren gateinduzierten Drainleckstrom (GIDL – Gate-Induced Drain Leckage) als planare Transistoren. Mehrfachgatetransistoren wie etwa FinFETs sind jedoch schwieriger und komplizierter herzustellen als planare CMOS-Bauelemente, und sie erfordern eindeutig verschiedene Materialien und führen eine Vielzahl von Verarbeitungsherausforderungen ein.
Zudem ist es wichtig, CMOS-Bauelemente so auszulegen, daß eine symmetrische Schwellwertspannung (V_t) für die NMOS- und PMOS-Transistoren des CMOS-Bauelements erzielt wird. Es ist jedoch schwierig, Herstellungsprozesse zu finden, mit denen eine symmetrische Schwellwertspannung V_t erzielt wird, da Bauelemente kleiner ausgeführt werden, und insbesondere für fortgeschrittene Transistordesigns mit mehreren Gates.
Aus der US 2007/0 111 448 A1 ist eine Halbleitervorrichtung bekannt.
Die Aufgabe der Erfindung liegt somit darin, verbesserte Herstellungsprozesse für Mehrfachgatetransistoren anzugeben.
Diese Aufgabe wird durch die Maßnahmen der Patentansprüche 1, 6 und 10 gelöst.
Gemäß einem ersten erfindungsgemäßen Verfahren zur Herstellung eines Transistors wird zunächst ein Werkstück bereitgestellt, wobei das Werkstück ein Halbleiter-auf-Isolator-Substrat umfasst einschließlich einem Substrat, einer über dem Substrat angeordneten vergrabenen Isolierschicht und einer über der vergrabenen Isolierschicht angeordneten Schicht aus Halbleitermaterial. Mindestens eine Stegstruktur wird innerhalb der Schicht aus Halbleitermaterial ausgebildet, wobei die mindestens eine Stegstruktur eine erste Seitenwand und eine gegenüberliegende zweite Seitenwand umfasst. Ein Gatedielektrikumsmaterial wird über mindestens der ersten und zweiten Seitenwand der mindestens einen Stegstruktur ausgebildet und ein Gateelektrodenmaterial wird über mindestens dem Gatedielektrikumsmaterial ausgebildet. Eine erste Gateelektrode wird auf der ersten Seitenwand des mindestens einen Stegs ausgebildet und eine zweite Gateelektrode wird auf der zweiten Seitenwand des mindestens einen Stegs ausgebildet, wobei das Gateelektrodenmaterial ein halbleitendes Material umfasst und wobei das Gateelektrodenmaterial eine Dicke von 50 nm oder weniger umfasst. Die Gateelektrode wird silizidiert oder germanidiert. Durch das Ausbilden des Gateelektrodenmaterials mit einer Dicke von 50 nm oder weniger, kann dieses besonders gut vollständig silizidiert bzw. germanidiert werden, wodurch der Schwellwert des Transistors zuverlässig eingestellt werden kann.
Gemäß einem zweiten erfindungsgemäßen Verfahren zur Herstellung eines Transistors wird ein Werkstück bereitgestellt, wobei das Werkstück ein Halbleiter-auf-Isolator-Substrat umfasst einschließlich einem Substrat, einer über dem Substrat angeordneten vergrabenen Isolierschicht und einer über der vergrabenen Isolierschicht angeordneten Schicht aus Halbleitermaterial. Eine Hartmaske wird über dem Werkstück ausgebildet, wobei die Hartmaske eine erste Dicke umfasst. Mindestens eine Stegstruktur wird innerhalb der Schicht aus Halbleitermaterial und der Hartmaske ausgebildet, wobei die mindestens eine Stegstruktur eine erste Seitenwand und eine gegenüberliegende zweite Seitenwand umfasst. Ein Gatedielektrikummaterial wird über mindestens der ersten und zweiten Seitenwand der mindestens einen Stegstruktur ausgebildet und ein Gateelektrodenmaterial wird über mindestens dem Gatedielektrikummaterial ausgebildet. Eine erste Gateelektrode wird auf der ersten Seitenwand ausgebildet und eine zweite Gateelektrode wird auf der zweiten Seitenwand ausgebildet. Das Gateelektrodenmaterial umfasst ein halbleitendes Material und weist eine zweite Dicke auf, die weniger ist als die erste Dicke der Hartmaske. Das Gateelektrodenmaterial wird silizidiert oder germanidiert. Durch das Ausbilden eines Gateelektrodenmaterials mit einer Dicke, die geringer ist als die Dicke der Hartmakse kann die Qualität des Gateelektrodenmaterials insbesondere im Bereich des oberen Endes der Gateelektroden verbessert werden.
Gemäß einem dritten erfindungsgemäßen Verfahren zur Herstellung eines Transistors wird ein Werkstück bereitgestellt, wobei das Werkstück ein Halbleiter-auf-Isolator-Substrat umfasst einschließlich einem Substrat, einer über dem Substrat angeordneten vergrabenen Isolierschicht und einer über der vergrabenen Isolierschicht angeordneten Schicht aus Halbleitermaterial. Mindestens eine Stegstruktur wird innerhalb der Schicht aus Halbleitermaterial ausgebildet, wobei die mindestens eine Stegstruktur eine erste Seitenwand und eine gegenüberliegende zweite Seitenwand umfasst. Das Ausbilden der mindestens einen Stegstruktur umfasst das Ausbilden einer Ausnehmung in einem oberen Abschnitt der vergrabenen Isolierschicht, wobei die Ausnehmung eine erste Abmessung umfasst. Ein Gatedielektrikummaterial wird über mindestens der ersten und zweiten Seitenwand der mindestens einen Stegstruktur ausgebildet und ein Gateelektrodenmaterial wird über mindestens dem Gatedielektrikummaterial ausgebildet. Eine erste Gateelektrode wird über dem Gatedielektrikummaterial über der ersten Seitenwand ausgebildet und eine zweite Gateelektrode wird über dem Gatedielektrikumsmaterial über der zweiten Seitenwand ausgebildet, wobei das Gateelektrodenmaterial ein halbleitendes Material umfasst. Das Gateelektrodenmaterial hat eine Dicke mit einer zweiten Abmessung, wobei die zweite Abmessung kleiner ist als die erste Abmessung der Ausnehmung in der vergrabenen Isolierschicht. Das Gateelektrodenmaterial wird silizidiert oder germanidiert. Durch das Ausbilden eines Gateelektrodenmaterials mit einer Dicke, die geringer ist als die Tiefe der Ausnehmung in der vergrabenen Isolierschicht kann die Qualität des Gateelektrodenmaterials insbesondere im Bereich des unteren Endes der Gateelektroden verbessert werden.
In den Unteransprüchen sind weitere vorteilhafte Ausführungsbeispiele der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher beschrieben, welche zeigen:
1 bis 5 Querschnittsansichten eines Halbleiterbauelements in verschiedenen Herstellungs-stadien, die ein Verfahren zum Ausbilden von Gateelektroden eines FinFET-Bauelements gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung veranschaulichen;
6 eine Querschnittsansicht eines Verfahrens zum Ausbilden von Gateelektroden eines FinFET-Bauelements gemäß einer weiteren Ausführungsform der vorliegenden Erfindung;
7 eine Querschnittsansicht eines CMOS-Bauelements, das mehrere PMOS-Transistoren und NMOS-Transistoren umfaßt, ausgebildet aus gemäß einer Ausführungsform der vorliegenden Erfindung hergestellten FinFET-Bauelementen;
8 eine Querschnittsansicht eines FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung nach der Ausbildung einer oberen Metallisierung und von Isolierschichten über dem FinFET-Bauelement und
9 eine Stegstruktur des in 8 gezeigten FinFET-Bauelements in einer Ansicht senkrecht zu der in 8 gezeigten Ansicht.
Entsprechende Zahlen und Symbole in den verschiedenen Figuren beziehen sich allgemein auf entsprechende Teile, sofern nichts anderes angegeben ist. Die Figuren wurden gezeichnet, um die relevanten Aspekte der bevorzugten Ausführungsform deutlich zu veranschaulichen, und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
AUSFÜRHLICHE BESCHREIBUNG VON VERANSCHAULICHENDEN AUSFÜHRUNGSFORMEN
Die Herstellung und Verwendung der gegenwärtig bevorzugten Ausführungsformen werden unten ausführlich erörtert. Es versteht sich jedoch, daß die vorliegende Erfindung viele anwendbare erfindungsgemäßen Konzepte liefert, die in einer großen Vielzahl spezifischer Kontexte verkörpert werden können. Die erörterten spezifischen Ausführungsformen sind lediglich veranschaulichend für spezifische Möglichkeiten zum Herstellen und Verwenden der Erfindung und beschränken nicht den Schutzbereich der Erfindung.
Was in der Technik benötigt wird, sind Metallgateelektrodenmaterialien und Verfahren zu ihrer Ausbildung, die eine geeignete Austrittsarbeit aufweisen, für Mehrfachgate-CMOS-Bauelemente. Damit die CMOS-FinFET-Technologie einen maximalen Leistungsvorzug gegenüber Volumen-Si-CMOS-Technologie liefern kann, ist eine Frage, die gelöst werden muß, die Entwicklung einer Gatetechnologie mit abstimmbarer Austrittsarbeit für die Steuerung der Schwellwertspannung V_t.
Weil ein FinFET das Kanalgebiet durch zwei auf beiden Seiten eines sehr dünnen Stegs aus vertikalem Siliziumfilm angeordnete Gates steuert, erfordert ein FinFET-Bauelement Austrittsarbeiten in der Nähe der Mitte der Lücke anstatt Austrittsarbeiten am Bandrand wie bei planaren Bauelementen. Ein n-Kanal-FinFET erfordert eine Austrittsarbeit in einem Bereich von etwa 4,65 eV für Anwendungen mit niedriger Standby-Leistung bis etwa 4,45 eV für Hochleistungsanwendungen, als Beispiele. Ein p-Kanal-FinFET erfordert eine Austrittsarbeit in einem Bereich von etwa 4,65 eV für Anwendungen mit niedriger Standby-Leistung bis etwa 4,85 eV für Hochleistungsanwendungen, als Beispiele. Diese Austrittsarbeiten würden zu symmetrischen Spannungsschwellwerten V_tn und V_tp (z. B. V_tn = +0,3 V und V_tp = –0,3 V, wenngleich auch andere Spannungsschwellwerte verwendet werden können) für die n-Kanal- und p-Kanal-Bauelemente führen, was beispielsweise für ein CMOS-Bauelement erforderlich ist.
Ein Ansatz zum Etablieren von Austrittsarbeiten und auch zum Verbessern der Leitfähigkeit von Gateelektrodenmaterialien besteht im Silizieren des Gatematerials, zum Beispiel durch Abscheiden eines Metalls über einem PolySilizium-Gatematerial und Erhitzen des Bauelements, wodurch bewirkt wird, daß das Metall in das PolySilizium-Gatematerial diffundiert und/oder damit bondet. Bei einigen Anwendungen ist es wünschenswert, das Gatematerial beispielsweise vollständig zu silizieren (FUSI – fully silicide). Es kann jedoch viele Phasen von Silizid geben, die sich aus einem Silizierungsprozeß ergeben. Beispielsweise besitzt Nickelsilizid bei niedrigen Temperaturen sechs Phasen: Ni₃Si, Ni₃₁Si₁₂, Ni₂Si, Ni₃Si₂, NiSi, NiSi₂, wobei jede Phase zu einer anderen Austrittsarbeit führt.
Das Silizieren von Gateelektrodenmaterialien von FinFETs ist wegen der dreidimensionalen Strukturen der für das Kanalgebiet verwendeten vertikalen Stege schwierig. Der vertikale Steg besitzt Ecken und Ränder, und wenn ein PolySilizium-Gatematerial über dem Steg ausgebildet wird, kann die Dicke des Gatematerials über dem Steg variieren. Die Stegstrukturen führen dazu, daß sich eine unterschiedliche Menge an PolySilizium auf der Oberfläche an der Oberseite des Stegs und am Boden des Stegs befindet, die mit dem Silizierungsmetall wie etwa Nickel während des Silizierungsprozesses unterschiedlich reagieren kann. Die Menge von PolySilizium-Gatematerial kann an horizontalen Diensten, vertikalen Oberflächen, an den Rändern und in den Ecken des Stegs unterschiedliche Filmdicken aufweisen, als Beispiel.
Unterschiedliche Mengen an PolySilizium-Gatematerial über der Oberfläche des Stegs während des Silizierungsprozesses verursacht verschiedene Korngrenzen und verschiedene Silizidphasen über die Oberfläche des Stegs hinweg. Die verschiedenen Silizidphasen führen zu unterschiedlichen Austrittsarbeiten an verschiedenen Orten um den Steg herum. Die variierenden Austrittsarbeiten um den Steg herum verursachen ein parasitäres Bauelementverhalten, das als bimodal V_t bezeichnet wird, was unerwünscht ist und vermieden werden sollte. FinFETs, die dieses Problem aufweisen, können unterschiedliche Schwellwertspannung V_t für die Seitenwände und die Oberseite des Stegs aufweisen, was zum Beispiel zu V_t-Teilungen innerhalb eines einzelnen Transistors oder Bauelements führt oder in V_t-Teilungen in benachbarten Bauelementen auf dem gleichen Einzelchip resultiert. Das Steuern von V_t während der Silizierung eines FinFET kann somit eine Herausforderung darstellen, weil V_t je nach dem Silizierungsprozeß und der Geometrie der Struktur in zwei oder mehr „Modi” aufgeteilt sein kann, was zu einer Untersilizierung oder Übersilizierung von Abschnitten des Gatematerials über dem Steg führen kann.
Beispielsweise können silizierte Rand- und Oberseiten-, Außen-, Eckgebiete des Stegs überschüssiges Metall aufweisen oder metallreich sein, und silizierte innere Ecken nahe der Unterseite des Stegs können weniger Metall aufweisen oder metallarm sein. Wenn Ni als ein Silizierungsmetall verwendet wird, können die oberen Ecken des Stegs Ni₂Si bilden und die unteren inneren Ecken nahe der Unterseite des Stegs können NiSi₂ bilden, als Beispiele. Solche Variationen in der Silizidphase können zu einer unvorhersagbaren oder unzuverlässigen Bauelementleistung, zu reduzierter Bauelementleistung und/oder bei einigen Anwendungen zu Bauelementausfällen führen, als Beispiele.
Es ist wünschenswert, über einer Oberfläche des Stegs eine einzelne stabile Phase von Silizid auszubilden, wenn auf einem FinFET ein teilweise oder vollständig siliziertes (FUSI) Gate ausgebildet wird. Das Prozeßfenster zum Ausbilden einer einzelnen stabilen NiSi-Phase ist jedoch relativ schmal, zum Beispiel zwischen 5 und 20 Grad Celsius, je nach den Verarbeitungsoptionen. Eine Verarbeitung außerhalb dieses Prozeßfensters kann auch zur Übersilizierung oder Untersilizierung des PolySilizium-Gatematerials führen und kann zu verschiedenen Phasen von Silizid führen, zum Beispiel zur Ausbildung von Ni_xSi_y, wobei x und y über die Oberfläche des Gatematerials hinweg variierende Werte aufweisen.
Mit Ausführungsformen der vorliegenden Erfindung lassen sich technische Vorteile erzielen, indem Verarbeitungslösungen bereitgestellt werden, die das Problem einer geometrieabhängigen V_t in FinFET-Bauelementen lösen. Es werden mehrere Verfahren zum Lösen des Problems beschrieben, die alleine oder in Kombination verwendet werden können, um den Silizierungsprozeß zu verbessern und eine homogene Phase von Silizid über dem Kanalgebiet des Stegs zu erzielen.
Die vorliegende Erfindung wird bezüglich bevorzugter Ausführungsformen in einem spezifischen Kontext beschrieben, nämlich in CMOS-FinFET-Bauelementen. Ausführungsformen der vorliegenden Erfindung können jedoch auch auf andere Halbleiterbauelementanwendungen angewandt werden, wo Transistoren mit zwei oder mehr Gateelektroden genutzt werden. Die Ausdrücke „Gate” und „Gateelektrode” beziehen sich auf das Gate eines Transistors, und diese Terme werden hier austauschbar verwendet.
Die 1 bis 5 zeigen Querschnittsansichten eines Halbleiterbauelements 100 in verschiedenen Stadien der Herstellung, die ein Verfahren zum Ausbilden von Gateelektroden eines FinFET-Bauelements gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung veranschaulichen. Man beachte, daß in den Zeichnungen nur zwei FinFET-Bauelemente 130 gezeigt sind; während jedem der hier beschriebenen Herstellungsprozesse können jedoch viele Transistoren auf einem Halbleiterwerkstück 102 ausgebildet werden.
Zuerst unter Bezugnahme auf 1 wird ein Halbleiterbauelement 100 in einer Querschnittsansicht gezeigt, einschließlich einem Werkstück 102. Das Werkstück 102 umfaßt bevorzugt ein Halbleiter-auf-Isolator-Substrat. Das Werkstück 102 kann beispielsweise ein Silizium-auf-Isolator-(SOI)-Substrat oder ein Germanium-auf-Isolator-(GOI)-Substrat umfassen. Das SOI-Substrat enthält eine erste Schicht aus halbleitendem Material 104, die ein Substrat umfaßt, eine vergrabene Isolierschicht 106 oder eine vergrabene Oxidschicht, über der ersten Schicht aus halbleitendem Material 104 angeordnet, und eine zweite Schicht aus halbleitendem Material 108, über der vergrabenen Isolierschicht 106 angeordnet, als Beispiel. Das Werkstück 102 kann auch in anderen Gebieten des Werkstücks 102 ausgebildete andere aktive Komponenten oder Schaltungen enthalten, nicht gezeigt. Das Werkstück 102 kann beispielsweise Siliziumoxid über einkristallinem Silizium umfassen. Das Werkstück 102 kann andere leitende Schichten oder andere Halbleiterelemente, zum Beispiel Transistoren, Dioden usw. enthalten. Verbindungshalbleiter, beispielsweise GaAs, InP, Si/Ge oder SiC, können anstelle von Silizium verwendet werden. Das Werkstück 102 kann mit Dotierstoffen vom P-Typ und Dotierstoffen vom N-Typ dotiert sein, um beispielsweise nichtgezeigte P-Mulden und N-Mulden auszubilden. Die zweite Schicht aus Halbleitermaterial 108 kann Silizium (Si) mit einer Dicke von etwa 100 nm, als Beispiel, umfassen, wenngleich alternativ die zweite Schicht aus Halbleitermaterial 108 andere Materialien und Abmessungen umfassen kann. Die vergrabene Isolierschicht 106 kann beispielsweise eine Dicke von etwa 150 nm umfassen, wenngleich die vergrabene Isolierschicht 106 alternativ andere Abmessungen umfassen kann.
Eine Hartmaske 110/112/114 wird über dem Werkstück 102 ausgebildet. Die Hartmaske 110/112/114 kann eine einzelne Materialschicht oder mehrere Materialschichten umfassen. Die Hartmaske 110/112/114 umfaßt bevorzugt eine Oxidschicht, eine Nitridschicht oder Kombinationen oder mehrere Schichten davon, als Beispiel. Die Hartmaske 110/112/114 umfaßt bevorzugt eine Dicke oder Abmessung d₁ von über etwa 50 nm bei einigen Ausführungsformen, als Beispiel, wenngleich die Hartmaske 110/112/114 alternativ andere Abmessungen umfassen kann. Die Dicke d₁ der Hartmaske 110/112/114 wird beispielsweise auch hierin als eine erste Dicke bezeichnet.
Bei einigen Ausführungsformen umfaßt die Hartmaske 110/112/114 eine Dreifachschicht, wie in 1 gezeigt. Die Hartmaske 110/112/114 kann eine über dem Werkstück 102 ausgebildete erste Oxidschicht 110 umfassen, die etwa 10 nm SiO₂ umfaßt. Eine etwa 20 nm Si_xN_v umfassende Nitridschicht 112 ist über der ersten Oxidschicht 110 ausgebildet. Eine etwa 20 nm SiO₂ umfassende zweite Oxidschicht 114 ist über der Nitridschicht 112 ausgebildet. Alternativ kann die Hartmaske 110/112/114 beispielsweise andere Materialien und Abmessungen umfassen.
Die Hartmaske 110/112/114 wird mit Lithographie strukturiert, zum Beispiel durch Abscheiden einer nichtgezeigten Schicht aus Fotolack über der Hartmaske 110/112/114, Exponieren der Schicht aus Fotolack mit Energie unter Verwendung einer Lithographiemaske, Entwickeln der Schicht aus Fotolack und Verwenden der Schicht aus Fotolack als Maske zu dem Strukturieren der Hartmaske 110/112/114, als Beispiel. Die Hartmaske 110/112/114 und optional auch die Schicht aus Fotolack werden als Maske verwendet, um mindestens die zweite Schicht aus halbleitendem Material 108 des Werkstücks 102 zu strukturieren, wie in 2 gezeigt. Die vergrabene Isolierschicht 106 kann eine Ätzstopschicht für den Ätzprozeß der zweiten Schicht aus halbleitendem Material 108 umfassen, als Beispiel. Ein oberer Abschnitt der vergrabenen Isolierschicht 106 kann während des Ätzprozesses der zweiten Schicht aus halbleitendem Material 108 entfernt werden, wie gezeigt. Beispielsweise kann die vergrabene Isolierschicht 106 um ein Ausmaß d₁ geätzt werden, das etwa 15 nm oder weniger umfaßt, wenngleich alternativ d₁ andere Abmessungen umfassen kann.
Die strukturierte zweite Schicht aus Halbleitermaterial 108 bildet vertikale Stege 108 aus Halbleitermaterial, die in einer vertikalen Richtung von einer horizontalen Oberfläche des Werkstücks 102 wegverlaufen. Die Stegstrukturen 108 fungieren als die Kanäle von PMOS- und NMOS-FinFET-Bauelementen, hierin näher zu beschreiben. Die Stegstrukturen 108 besitzen eine Dicke d₂, die etwa 50 nm oder weniger umfassen kann, als Beispiel, wenngleich die Stege 108 alternativ andere Abmessungen umfassen können. Beispielsweise kann die Dicke d₂ der Stegstrukturen 108 bei einigen Anwendungen etwa 5 bis 60 nm umfassen. Als ein weiteres Beispiel kann die Dicke d₂ der Stegstrukturen 108 größer sein, so daß sie eine Dicke d₂ von etwa 100 bis 1000 nm aufweisen. Die Dicke d₂ der Stegstrukturen 108 kann als Funktion der Kanaldotierung und anderer Abmessungen der Stegstrukturen 108 variieren, als Beispiele, wenngleich auch andere Parameter einen Effekt auf die Bestimmung der Abmessung d₂ besitzen können.
Die Stegstrukturen 108 besitzen eine der Dicke der zweiten Schicht aus Halbleitermaterial 108 äquivalente Höhe, als Beispiel. In 2 sind nur zwei Stegstrukturen 108 gezeigt; es können jedoch viele Stegstrukturen 108 vorliegen, zum Beispiel etwa 1 bis 200 Stegstrukturen, für ein PMOS- oder NMOS-Bauelement, als Beispiele, wenngleich alternativ andere Anzahlen von Stegstrukturen 108 verwendet werden können.
Ein Gatedielektrikumsmaterial 116 ist mindestens über den Seitenwänden der Stege aus Halbleitermaterial 108 ausgebildet, wie in 2 gezeigt. Das Gatedialektrikumsmaterial 116 kann beispielsweise unter Verwendung eines thermischen Oxidationsprozesses ausgebildet werden, wobei nur das Halbleitermaterial 108 oxidiert wird (in 2 nicht gezeigt; siehe 7 bei 216a und 216b). Alternativ kann das Gatedielektrikumsmaterial 116 unter Verwendung eines Abscheidungsprozesses ausgebildet werden, was dazu führt, daß eine dünne Schicht aus dem Gatedielektrikumsmaterial 116 auch auf der vergrabenen Isolierschicht 106 und der Hartmaske 110/112/114 ausgebildet wird, wie in 2 gezeigt, als Beispiel. Das Gatedielektrikumsmaterial 116 umfaßt bevorzugt ein Hafniumbasiertes Dielektrikum, HfO₂, HfSiO_x, Al₂O₃, ZrO₂, ZrSiO_x, Ta₂O₅, La₂O₃, HfAlO_x, ZrAlO_x, SiAlO_x, HfSiAlO_x, ZrSiAlO_x, Y₂O₃, TiO₂, Nitride davon, Si_xN_y, SiON, SiO₂ oder Mehrfachschichten oder Kombinationen davon, als Beispiele, wenngleich alternativ das Gatedielektrikumsmaterial 116 andere Materialien umfassen kann.
Das Gatedielektrikumsmaterial 116 umfaßt bevorzugt einen hohen k-Wert aufweisendes dielektrisches Material mit einer Dielektrizitätskonstante größer als die Dielektrizitätskonstante von SiO₂ in einigen Ausführungsformen. Beispielsweise umfaßt das Gatedielektrikumsmaterial 116 bevorzugt ein einen hohen k-Wert aufweisendes dielektrisches Material mit einer Dielektrizitätskonstante von beispielsweise etwa 4,0 oder größer. Das Gatedielektrikumsmaterial 116 umfaßt bevorzugt eine Dicke von etwa 50 Angstrom oder weniger bei einer Ausführungsform, wenngleich alternativ das Gatedielektrikumsmaterial 116 andere Abmessungen umfassen kann.
Das Gatedielektrikumsmaterial 116 kann durch CVD (chemical vapor deposition – chemische Dampfabscheidung aus der Gasphase), ALD (atomic layer deposition – Atomlagenabscheidung), PVD (physical vapor deposition – physikalische Abscheidung aus der Dampfphase), JVD (jet vapor deposition), eine Oxidation und/oder einen Nitrierungsprozeß ausgebildet werden, als Beispiele, wenngleich das Gatedielektrikumsmaterial 116 alternativ unter Verwendung anderer geeigneter Techniken ausgebildet werden kann.
Als nächstes wird ein Gateelektrodenmaterial 118 mit einer Dicke d₃ über den Stegstrukturen 108 ausgebildet, wie in 3 gezeigt. Das Gateelektrodenmaterial 118 umfaßt bevorzugt beispielsweise ein halbleitendes Material. Das Gateelektrodenmaterial 118 kann amorphes Silizium, PolySilizium, undotiertes Silizium, dotiertes Silizium oder andere Halbleitermaterialien wie etwa Germanium umfassen, als Beispiel.
Gemäß einer ersten Ausführungsform der vorliegenden Erfindung wird das Gateelektrodenmaterial 118 bevorzugt mit einer Dicke oder Abmessung abgeschieden, die ausreichend dünn ist, um einen folgenden Silizierungsprozeß zu erleichtern oder zu verbessern. Das Gateelektrodenmaterial 118 umfaßt bevorzugt eine Dicke oder Abmessung d₃ von etwa 50 nm oder weniger, als Beispiel, wenngleich das Gateelektrodenmaterial 118 alternativ andere Abmessungen umfassen kann. Das Gateelektrodenmaterial 118 ist bevorzugt dünn genug, um sicherzustellen, daß das Gateelektrodenmaterial 118 während des folgenden Silizierungsprozesses in einigen Ausführungsformen vollständig siliziert wird, als Beispiel. Das Gateelektrodenmaterial 118 wird bevorzugt in einer Dicke abgeschieden, die das relativ niedrige Seitenverhältnis des Stegs 108 Höhe zu Breite aufrechterhält; das zum Beispiel bei einigen Ausführungsformen etwa 3:1 oder weniger umfassen kann.
Bei einigen Ausführungsformen ist das Gateelektrodenmaterial 118 bevorzugt dünner als die Hartmaske 110/112/114. Beispielsweise ist die Abmessung d₃, die Dicke des Gateelektrodenmaterials 118, die hierin auch als eine zweite Dicke bezeichnet wird, bevorzugt kleiner als die Abmessung d₁ oder erste Dicke der Hartmaske 110/112/114 in einigen Ausführungsformen.
Das Gateelektrodenmaterial 118 kann beispielsweise unter Verwendung von CVD, ALD, PVD oder JVD abgeschieden werden, wenngleich das Gateelektrodenmaterial 118 alternativ unter Verwendung anderer geeigneter Techniken ausgebildet werden kann. Das Gateelektrodenmaterial 118 umfaßt eine erste Gateelektrode an einer ersten Seitenwand oder Seite eines Stegs aus Halbleitermaterial 108. Das Gateelektrodenmaterial 118 umfaßt eine zweite Gateelektrode an einer zweiten Seitenwand oder Seite des Stegs aus Halbleitermaterial 118 gegenüber der ersten Seitenwand oder der Seite. Somit wird eine Doppelgateelektrodenstruktur an den Stegen aus Halbleitermaterial 108 ausgebildet. Wieder können mehrere Stege 108 parallel plaziert sein, um beispielsweise ein PMOS- oder NMOS-FinFET-Bauelement auszubilden.
Die Hartmaske 110/112/114 ist bevorzugt dicker als die erste Gateelektrode und die zweite Gateelektrode an den Seiten des Stegs 108 bei einigen Ausführungsformen, als Beispiel. Die Hartmaske 110/112/114 umfaßt bevorzugt eine größere Dicke d₁ als die Dicke d₃ der ersten Gateelektrode und der zweiten Gateelektrode, als Beispiel.
Als nächstes wird das Gateelektrodenmaterial 118 siliziert oder germaniert. Zum Silizieren oder Germanieren des Gateelektrodenmaterials 118 wird eine Metallschicht 120 über dem Gateelektrodenmaterial 118 ausgebildet, wie in 4 in einer Querschnittsansicht gezeigt. Die Metallschicht 120 kann unter Verwendung von PVD ausgebildet werden, zum Beispiel durch Aufsputtern des Metalls, wenngleich alternativ andere Abscheidungsverfahren verwendet werden können. Das Werkstück 102 wird dann erhitzt oder getempert, beispielsweise unter Verwendung eines RTP (rapid thermal anneal) oder eines anderen Wärmeprozesses, was bewirkt, daß sich die Atome der Metallschicht 120 in Richtung des Gatedielektrikumsmaterials 116 in das Gateelektrodenmaterial 118 nach unten bewegen und sich mit Atomen des Gateelektrodenmaterials 118 kombinieren oder chemisch damit reagieren. Die Metallschicht 120 umfaßt bevorzugt Ni, Co, Ti, Pt, ein Seltenerdelement wie etwa Yb, Eu, La, Ce, Pr, Pm, Nd, Sm, Gd, Tb, Dy, Ho, Er, Tm, Ln, andere Metalle oder Kombinationen davon, als Beispiele, wenngleich die Metallschicht 120 alternativ andere Materialien umfassen kann. Die Metallschicht 120 umfaßt bevorzugt eine. Dicke von etwa 50 nm oder weniger, wenngleich die Metallschicht 120 alternativ andere Abmessungen umfassen kann.
Der Abscheidungsprozeß und die Temperatur, Dauer und andere Parameter des Temperungsprozesses werden bevorzugt so ausgewählt, daß eine gewünschte Phase von Silizid oder Germanid erzielt wird, als Beispiel. Die Metallschicht 120 wird dann entfernt, wodurch Gateelektrodenmaterial 122 zurückbleibt, das siliziert oder germaniert wird, wie in 5 gezeigt. Wenn die Metallschicht 120 Ni umfaßt, umfaßt das silcierte oder germanierte Gateelektrodenmaterial 122 bevorzugt NiSi oder Ni₃Si₂ in einigen Ausführungsformen, als Beispiel, wenngleich andere Phasen von Ni_xSi_y und anderen Siliziden oder Germaniden ebenfalls entstehen können.
Das Gateelektrodenmaterial 118 und der Silizierungs- oder Germanierungsprozeß werden bevorzugt so ausgewählt, daß die Homogenität der Phase des Silizids oder Germanids 122 in einigen Ausführungsformen der vorliegenden Erfindung optimiert wird, als Beispiel. Die Phase der Ausbildung von Silizid oder Germanid 122 kann entsprechend den Verarbeitungsbedingungen wie etwa Temperungsbedingungen, Zeit, Temperatur und anderen Parametern varriieren, als Beispiel.
Entweder vor oder nach dem Silizierungsprozeß kann das Gateelektrodenmaterial 118 oder das silizierte oder germanierte Gateelektrodenmaterial 122 bei einigen Ausführungsformen mit einer Dotierstoffspezies implantiert werden. Die Dotierstoffspezies kann As, P, Sb, B, C, Ge, ein Seltenerdelement Yb, Eu, La, Ce, Pr, Pm, Nd, Sm, Gd, Tb, Dy, Ho, Er, Tm, Ln oder Kombinationen davon umfassen, wenngleich andere Elemente ebenfalls in das Gateelektrodenmaterial 118 oder 122 implantiert werden können. Wenn die Metallschicht 120 beispielsweise Ni umfaßt, kann das silizierte Gateelektrodenmaterial 122 bei einigen Ausführungsformen mit P oder B dotiertes NiSi oder Ni₃Si₂ umfassen, wenngleich auch andere Phasen von Ni_xSi_y und anderen Dotierstoffspezies verwendet werden können.
Dann wird der Herstellungsprozeß für das Halbleiterbauelement 100 fortgesetzt. Beispielsweise können Abschnitte des Gateelektrodenmaterials 122 entfernt werden, um die Gateelektroden für die CMOS-FinFETs auszubilden, zum Beispiel werden das Gateelektrodenmaterial 122 und das optionale Halbleitermaterial 124 simultan strukturiert, um die Gateelektroden der jeweiligen FinFET-Bauelemente auszubilden. Bei einigen Ausführungsformen wird das Gateelektrodenmaterial 122 bevorzugt vor der Abscheidung der Metallschicht 120 strukturiert, als Beispiel. Zusätzliche isolierende Materialschichten können über den Gateelektroden ausgebildet werden. Kontakte können zu den Source-, Drain- und Gateelektroden der FinFETs hergestellt werden, als Beispiel, wie in 8 und 9 gezeigt (hierin näher zu beschreiben).
Vorteilhafterweise werden FinFET-Bauelemente 130 ausgebildet, die eine Menge des Metalls des Silizids oder Germanids aufweisen, zum Beispiel das silizierte oder germanierte Gateelektrodenmaterial 122, das über die erste Gateelektrode 122 und die zweite Gateelektrode 122 nahe den Stegen 108 im wesentlichen homogen ist. Die erste Gateelektrode und eine zweite Gateelektrode umfassen vorteilhafterweise eine im wesentlichen homogene Phase von Silizid oder Germanid über der ganzen Steg-108-Höhe, dargestellt durch Gebiet 124 in 5, der Stege 108. Ein Ausmaß der Dotierung der ersten und zweiten Gateelektroden 122, eine Auswahl des Gatedielektrikumsmaterials 116 und/oder die Phase des silizierten oder germanierten Gateelektrodenmaterials 122 kann so ausgewählt sein, daß ein gewünschter vorbestimmter Wert der Austrittsarbeit der FinFET-Bauelemente 130 gemäß Ausführungsformen der vorliegenden Erfindung. etabliert wird, wodurch die gewünschte Schwellwertspannung V_t der FinFET-Bauelemente 130 etabliert wird, als Beispiel.
Um beispielsweise ein Silizid mit einer Phase von NiSi zu erzielen, ist die Temperatur des Temperungsprozesses während der Silizierung bevorzugt relativ niedrig, zum Beispiel umfassend eine Temperatur von etwa 450 Grad C. Um ein Silizid mit einer Phase von Ni₃Si₂ zu erzielen, ist die Temperatur des Temperungsprozesses während der Silizierung bevorzugt relativ höher, zum Beispiel umfassend eine Temperatur von etwa 520 Grad C. Alternativ können beispielsweise andere Temperaturen für den Temperungsprozeß verwendet werden.
Weil das Gateelektrodenmaterial 118/122 bei einigen Ausführungsformen dünn ist, wird der Silizierungsprozeß verbessert, was zu vollständig siliziertem oder germaniertem Gateelektrodenmaterial 122 führt und die Wahrscheinlichkeit erhöht, daß über die ganze Länge des Gateelektrodenmaterials bei dem Steg 108, zum Beispiel dem Kanalgebiet, entlang der ganzen Höhe des Gebiets 124 eine homogene Phase des Silizids oder Germanids entsteht.
Weil bei anderen Ausführungsformen die Hartmaske 110/112/114 dicker ist als das Gateelektrodenmaterial 118/122, sind die oberen Ecken und Ränder 126 des Gateelektrodenmaterials 118/122 von dem Werkstück 102 nach oben weg angehoben, zum Beispiel durch ein Ausmaß oder eine Abmessung d₄, wie in 5 gezeigt. Die Abmessung d₄ ist im wesentlichen gleich der Dicke d₁ der Hartmaske 110/112/114 und der Dicke d₃ des Gateelektrodenmaterials 118/122, als Beispiel. Wenn irgendwelche Inhomogenitäten in der Phase des silizierten oder germanierten Gateelektrodenmaterials 122 in der oberen Ecke und an den Rändern 126 entstehen, sind die Phaseninhomogenitäten (z. B. wie etwa metallreiche Phasen des Silizids oder Germanids) weiter weg von den Stegen 108 positioniert, die das Kanalgebiet umfassen, und somit beeinträchtigen die Phaseninhomogenitäten vorteilhafterweise nicht die Leistung des Bauelements 130.
6 zeigt eine Querschnittsansicht eines weiteren Verfahrens zum Ausbilden von Gateelektroden eines FinFET-Bauelements 130 gemäß einer anderen Ausführungsform der vorliegenden Erfindung. Gleiche Zahlen werden für die Elementnummern in 6 verwendet, wie sie in 1 bis 5 verwendet wurden, und ähnliche Materialien und Dicken werden bevorzugt für die Elementnummern verwendet, wie sie zuvor für 1 bis 5 beschrieben wurden.
Bei dieser Ausführungsform wird die vergrabene Isolierschicht 106 während des Ätzprozesses zum Ausbilden der Stege 108 bevorzugt überätzt, wie gezeigt. Die vergrabene Isolierschicht 106 wird bevorzugt um ein durch die Abmessung d₅ dargestelltes Ausmaß unter eine untere Oberfläche des zweiten Halbleitermaterials 108 des Werkstücks 102 ausgenommen, zum Beispiel unter die untere Oberfläche der Stege 108. Das Ausmaß der Ausnehmung oder die Abmessung d₅ unter der unteren Oberfläche der Stege 108 ist bevorzugt größer als die Dicke des Gateelektrodenmaterials 118/122, zum Beispiel größer als die Dicke der ersten Gateelektrode und der zweiten Gateelektrode 122, aus dem Gateelektrodenmaterial 122 an den Seiten oder Seitenwänden der Stege 108 ausgebildet, wie in 6 gezeigt. Die Ausnehmung oder Abmessung d₅ ist bei einigen Ausführungsformen beispielsweise bevorzugt größer als etwa 50 nm, wenngleich die Ausnehmung alternativ andere Abmessungen umfassen kann.
Wenn die inneren Ecken 128 des Gateelektrodenmaterials untersiliziert oder -germaniert sind, wodurch ein metallarmes Silizid oder Germanid in den inneren Ecken 128 entsteht, setzt die ausgenommene vergrabene Isolierschicht 106 vorteilhafterweise etwaige Silizid- oder Germanidphaseninhomogenitäten von dem Kanalgebiet weiter entfernt ab, zum Beispiel dem Gebiet 124 der Stege 108. Weil die Ausnehmung mit Abmessung d₅ in dem vergrabenen Isoliermaterial 106 größer ist als die Dicke des Gateelektrodenmaterials 118/122, sind die inneren Ecken 128 des Gateelektrodenmaterials 118/122 um beispielsweise ein Ausmaß oder eine Abmessung d₆ nach unten weg von den Stegen 108 abgesenkt, wie in 6 gezeigt. Die Abmessung d₆ ist im wesentlichen gleich dem Ausmaß d₅ der Ausnehmung weniger der Dicke d₃ des Gateelektrodenmaterials 118/122, als Beispiel. Wenn etwaige Inhomogenitäten in der Phase des silizierten oder germanierten Gateelektrodenmaterials 122 an den inneren Ecken 128 entstehen, sind somit die Silizid- oder Germanidphaseninhomogenitäten (z. B. wie etwa metallarme Phasen des Silizids oder Germanids) weiter weg von den Stegen 108 positioniert, die das Kanalgebiet umfassen (z. B. Gebiet 124, das die aktiven Siliziumgebiete des FinFET-Bauelements 130 umfaßt), und somit beeinträchtigen vorteilhafterweise die Silizid- oder Germanidphaseninhomogenitäten die Leistung des Bauelements 130 nicht.
Man beachte, daß die in 6 gezeigte Ausführungsform bevorzugt mit den in 1 bis 5 gezeigten Ausführungsformen kombiniert wird, wobei das Gateelektrodenmaterial 118/122 bevorzugt eine Abmessung d₃ umfaßt, die ausreichend dünn ist, um den Silizierungsprozeß zu erleichtern, und wobei die Hartmaske 110/112/114 bevorzugt dicker ist als das Gateelektrodenmaterial 118/122. Vorteilhafterweise können synergistische Effekte des Kombinierens der verschiedenen Ausführungsformen der Erfindung, hierin beschrieben, erzielt werden, wodurch die Homogenität der Silizid- oder Germanidausbildung bei den Stegen 108 optimiert wird, insbesondere wenn das Gateelektrodenmaterial 122 beispielsweise vollständig siliziert oder germaniert wird. Die Austrittsarbeit und die Schwellwertspannung können durch die Phasensteuerung der Silizid- oder Germanid-122-Ausbildung abgestimmt werden, wodurch eine homogene Austrittsarbeit in der Nähe der Mitte der Lücke entlang der Höhe der Stege 108 nahe dem Kanalgebiet gemäß Ausführungsformen der vorliegenden Erfindung erzielt wird.
Alternativ können die hierin beschriebenen Ausführungsformen alleine in einem Halbleiterbauelement 100 implementiert werden, als Beispiel, wobei das Gateelektrodenmaterial 118/122 bevorzugt eine Abmessung umfaßt, die ausreichend dünn ist, um den Silizierungsprozeß zu erleichtern, wobei jedoch die Hartmaske 110/112/114 nicht dicker ist als das Gateelektrodenmaterial 118/122, und wobei das vergrabene Isoliermaterial 106 nicht ausgenommen ist. Gleichermaßen kann die Ausnehmung in dem vergrabenen Isoliermaterial 106 größer sein als die Dicke des Gateelektrodenmaterials 118/122, doch ist die Hartmaske 110/112/114 möglicherweise nicht dicker als das Gateelektrodenmaterial 118/122, als weiteres Beispiel. Beispielsweise können andere Kombinationen der verschiedenen Ausführungsformen der hierin beschriebenen vorliegenden Erfindung ebenfalls verwendet werden.
Bei einigen Ausführungsformen ist das silizierte oder germanierte Gateelektrodenmaterial 122 bevorzugt vollständig siliziert oder germaniert. Bei anderen Ausführungsformen jedoch kann das silizierte oder germanierte Gateelektrodenmaterial 122 nur in einem oberen Gebiet siliziert oder germaniert sein, zum Beispiel in einem äußeren Gebiet des Gateelektrodenmaterials 122, wodurch die unteren oder inneren Gebiete des Gateelektrodenmaterials 118 unsiliziert oder ungermaniert bleiben.
Weil Silizid- oder Germanidphaseninhomogenitäten des Gateelektrodenmaterials 122 nahe dem Steg 108 unter Verwendung von Ausführungsformen der hierin beschriebenen Erfindung reduziert werden (oder eliminiert, falls alle Ausführungsformen der hierin beschriebenen vorliegenden Erfindung kombiniert werden), ist vorteilhafterweise die Schwellwertspannung des FinFET-Bauelements 130 im wesentlichen die gleiche über eine ganze Oberfläche der ersten Gateelektrode und der zweiten Gateelektrode 122 hinweg, als Beispiel. Etwaige Silizid- oder Germanidphaseninhomogenitäten, zum Beispiel metallreiche oder metallarme Phasen, sind nicht bei den Stegen 108 ausgebildet und besitzen somit vorteilhafterweise keine Auswirkung auf die effektive Austrittsarbeit oder Schwellwertspannung des Bauelements 130.
Die Schwellwertspannung kann abgestimmt werden, indem eine ausgewählte gewünschte Phase von Silizid oder Germanid ausgebildet wird, und/oder die Schwellwertspannung kann weiter durch die Auswahl des Gatedielektrikumsmaterials und/oder durch das Dotieren des Gateelektrodenmaterials 122 abgestimmt werden. Wenn beispielsweise das Gateelektrodenmaterial 122 Nickelsilizid umfaßt, kann ein SiO₂, HfSiO oder HfSiON umfassendes Gatedielektrikumsmaterials 116 in Verbindung mit einer ausgewählten Phase des Ni_xSi_y verwendet werden, um eine bestimmte Austrittsarbeit zu erzielen.
Bei einigen Ausführungsformen, wenn zum Beispiel das Gateelektrodenmaterial 122 Ni_xSi_y umfaßt, beträgt die Zielnickelphase des ausgebildeten Silizids bevorzugt 60 bis 50%, als Beispiel. Alternativ können auch andere angestrebte Metallphasen des Silizids oder Germanids verwendet werden.
Bei einigen Ausführungsformen und Anwendungen wird eine Ni-Si₂-Phase bevorzugt vermieden, als Beispiel. Die NiSi₂-Phase von Nickelsilizid weist einen viel größeren Widerstand als die NiSi-Phase auf, zum Beispiel den dreifachen Widerstand, als Beispiel, und ist somit weniger leitend als NiSi. Bei anderen Ausführungsformen und Anwendungen wird eine Ni₂Si-Phase wegen der Austrittsarbeit dieser Silizidphase bevorzugt vermieden, die etwa 4,8 beträgt, was bei bestimmten Anwendungen ungeeignet sein kann. Gleichermaßen können andere Phasen von Silizid oder Germanid in bestimmten Anwendungen je nach dem Widerstand, der Austrittsarbeit und anderen Parametern, als Beispiele, bevorzugt oder weniger bevorzugt sein.

Einige Beispiele von Austrittsarbeiten für Mehrfachgate-FET, die gemäß Ausführungsformen der vorliegenden Erfindung erzielt werden können, sind in Tabelle 1 gezeigt, als Beispiele. Alternativ können auch andere Arten von Siliziden oder Germaniden und Dotierungskonfigurationen verwendet werden.

Transistorart	Silizid und Phase	Dotierung	Austrittsarbeit
geringe Standby-Leistung n-Kanal-FinFET	NiSi oder Ni₃Si₂	undotiert	4,65 eV
hohe Leistung n-Kanal-FinFET	NiSi oder Ni₃Si₂	P-dotiert	4,45 eV
geringe Standby-Leistung p-Kanal-FinFET	NiSi oder Ni₃Si₂	undotiert	4,65 eV
hohe Leistung p-Kanal-FinFET	NiSi oder Ni₃Si₂	B-dotiert	4,85 eV

Tabelle 1

Die Austrittsarbeit für auf einem SiO₂ umfassenden Gatedielektrikumsmaterial ausgebildete Bauelemente mit einer NiSi- oder Ni₃Si₂-Phase sind höher für B-dotiertes Gateelektrodenmaterial (z. B. 4,8 eV), wohingegen die gleichen, mit P dotierten Materialen beispielsweise eine Austrittsarbeit von etwa 4,5 erzielen. Undotiert besitzen diese Materialien eine Austrittsarbeit von beispielsweise etwa 4,6 bis 4,7. Die Austrittsarbeit für auf einem SiO₂ umfassenden Gatedielektrikumsmaterial ausgebildete Bauelemente und mit einer mit P dotierten Ni₂Si-Phase umfassen eine Austrittsarbeit von etwa 4,7 eV, und dotiert mit B umfassen eine Austrittsarbeit von etwa 4,6 eV, als Beispiel. Somit kann die Austrittsarbeit durch Justieren der Dotierung, Silizid- oder Germanidphase und des Gatedielektrikumsmaterials, gemäß Ausführungsformen der vorliegenden Erfindung abgestimmt werden, um eine gewünschte Schwellwertspannung für ein FinFET-Bauelement zu erzielen.
Vorteilhafterweise stellen Ausführungsformen der vorliegenden Erfindung Verfahren bereit zum Ausbilden von Silizid- oder Germanid-Gateelektroden mit leicht abstimmbarer Austrittsarbeit bei der Mitte der Lücke, die in Anwendungen mit niedriger Standby-Leistung, hoher Leistung oder anderen Anwendungen verwendet werden können. Ausführungsformen der vorliegenden Erfindung können in Logikbauelementen, Speicherbauelementen, Peripherschaltungsanordnungs-einrichtungen oder anderen Anwendungen implementiert werden, als Beispiele.
7 zeigt eine Querschnittsansicht eines CMOS-Bauelements 200, das mehrere PMOS-Transistoren 230a und NMOS-Transistoren 230b umfaßt, die aus gemäß einer Ausführungsform der vorliegenden Erfindung hergestellten FinFET-Bauelementen hergestellt sind. Wieder werden gleiche Zahlen für die verschiedenen Elemente verwendet, die in 1 bis 6 beschrieben wurden. Zur Vermeidung einer Wiederholung wird jede in 7 gezeigte Bezugszahl hierin nicht wieder ausführlich beschrieben. Vielmehr werden bevorzugt ähnliche Materialien x02, x04, x06, x08 usw. für die gezeigten verschiedenen Materialschichten verwendet, wie sie für 1 bis 6 beschrieben wurden, wobei x = 1 in 1 bis 6 und x = 2 in 7. Als Beispiel werden die für die silizierten oder germanierten Gateelektrodenmaterialien 122 in der Beschreibung für 1 bis 6 beschriebenen bevorzugten und alternativen Materialien und Abmessungen bevorzugt auch für die silizierten oder germanierten Gateelektrodenmaterialien 222a und 222b von 7 verwendet.
Das Halbleiterbauelement 200 enthält mindestens ein erstes Gebiet 232, in dem PMOS-FinFETs 230a ausgebildet werden, und mindestens ein zweites Gebiet 234, in dem NMOS-FinFETs 230b ausgebildet werden, wie gezeigt. Nur ein erstes Gebiet 232 und ein zweites Gebiet 234 sind in den Figuren gezeigt; auf einem Halbleiterbauelement 200 können jedoch beispielsweise viele erste Gebiete 232 und zweite Gebiete 234 ausgebildet sein. Das erste Gebiet 232 und das zweite Gebiet 234 können durch Isolationsgebiete getrennt sein (nicht in 7 gezeigt; siehe 9 bei 352, als Beispiel).
Das erste Gebiet 232 kann maskiert sein, während das zweite Gebiet 234 verarbeitet wird. Gleichermaßen kann das zweite Gebiet 234 maskiert sein, während das erste Gebiet 232 verarbeitet wird. Die silizierten oder germanierten Gateelektrodenmaterialien 222a und 222b können simultan siliziert oder germaniert werden, und die Austrittsarbeit und Schwellwertspannungen können unter Verwendung anderer Parameter wie etwa Dotierungskonzentrationen und/oder Auswahl von Gatedielektrikumsmaterialien 216a und 216b abgestimmt werden, als Beispiel. Alternativ kann das silizierte oder germanierte Gateelektrodenmaterial 222a und 222b getrennt siliziert oder germaniert werden, während das zweite Gebiet 234 oder das erste Gebiet 232 maskiert sind, und die Silizid- oder Germanidphase der silizierten oder germanierten Gateelektrodenmaterialien 222a und 222b können als Parameter zum Abstimmen der Austrittsarbeit und Schwellwertspannungen der FinFET 230a und 230b verwendet werden, als weiteres Beispiel. Man beachte, daß bei der in 7 gezeigten Ausführungsform das Gatedielektrikumsmaterial 216a und 216b durch Oxidieren der Seitenwände der Stege 208a und 208b ausgebildet werden können, so daß die Gatedielektrikumsmaterialien 216a und 216b nicht auf anderen exponierten Oberflächen ausgebildet werden. Alternativ können die Gatedielektrikumsmaterialien 216a und 216b auf allen exponierten Oberflächen ausgebildet werden, wie in 1 bis 6 gezeigt.
Vorteilhafterweise umfassen jedes der FinFET-Bauelemente 230a und 230b eine erste Gateelektrode und eine zweite Gateelektrode, umfassend Gateelektrodematerialien 222a bzw. 222b, die eine im wesentlichen homogene Phase des Silizids oder Germanids über der ganzen Höhe des Stegs umfassen, aufgrund der Dünnheit der Gateelektrodenmaterialien 222a und 222b, der dickeren Hartmasken 210a/212a/214a und 210b/212b/214b, ausgenommenen vergrabenen Isoliermaterials 206 und/oder der vollständig silizierten oder germanierten Gateelektrodenmaterialien 222a und 222b, gemäß Ausführungsformen der vorliegenden Erfindung. Die Phase des Silizids oder Germanids der Gateelektrodenmaterialien 222a und 222b kann die gleiche Phase sein oder andere Phasen umfassen, als Beispiel.
Bei einigen Ausführungsformen umfaßt die Austrittsarbeit der p-Kanal-Transistoren 230a in dem ersten Gebiet 232 bevorzugt etwa 4,6 bis 4,9 eV und umfaßt die Austrittsarbeit der n-Kanal-Transistoren 230b in dem zweiten Gebiet 234 bevorzugt etwa 4,4 bis 4,7 eV. Die Austrittsarbeit der Transistoren 230a und 230b sind in einigen Ausführungsformen bevorzugt verschieden, als Beispiel.
Die Transistoren 230a und 230b in dem ersten und zweiten Gebiet 232 und 234 umfassen bevorzugt symmetrische Schwellwertspannungen V_t gemäß einigen Ausführungsformen der vorliegenden Erfindung, als Beispiel. Die Transistoren 230a und 230b besitzen bevorzugt im wesentlichen symmetrische Schwellwertspannungen von etwa +0,3 bzw. –0,3 V, als Beispiele, bei einer Ausführungsform, wenngleich die Schwellwertspannungen alternativ andere Spannungspegel wie etwa symmetrische V_t-Werte von etwa +/–0,1 V bis etwa 15 V umfassen können, als Beispiele.
8 zeigt eine Querschnittsansicht eines FinFET-Bauelements 330a gemäß einer Ausführungsform der vorliegenden Erfindung nach der Ausbildung von oberen Metallisierungs- und Isolierschichten über dem FinFET-Bauelement 330a. 9 zeigt eine Stegstruktur des in 8 gezeigten FinFET-Bauelements 330a in einer Ansicht senkrecht zu der in 8 gezeigten Ansicht. Das FinFET-Gateelektrodenmaterial 322a wird bevorzugt unter Verwendung der hierin beschriebenen neuartigen Ausführungsformen ausgebildet, als Beispiel. Abschnitte der Stegstrukturen 308a umfassen Kanalgebiete 308a ₁, und andere Abschnitte der Stegstrukturen 308a können mit Dotierstoffen implantiert sein, um Sourcegebiet 308a ₂ und Draingebiet 308a ₃ auszubilden, wie in 9 gezeigt. Eine Ansicht des Kanals 308a ₁, zwischen dem Sourcegebiet 308a ₂ und dem Draingebiet 308a ₃ angeordnet, ist auch in der in 9 gezeigten Ansicht zu sehen, als Beispiel. Die Implantierungsschritte zum Ausbilden der Source- und Draingebiete 308a ₂ und 308a ₃ können alternativ vor den hierin beschriebenen Herstellungsprozeßschritten stattfinden, bei einigen Ausführungsformen, als Beispiel. Abstandshalter 354, die ein Isoliermaterial wie etwa ein Oxid, Nitrid oder Kombinationen davon umfassen, können über den Seitenwänden der Gateelektroden 322a und Hartmaske 310a/312a/314a ausgebildet sein, auch in 9 gezeigt. Isolierende und leitende Schichten können über den CMOS-FinFET- oder Dreifachgate-Transistoren ausgebildet sein, wie etwa Isolierschichten 344 und 350 und leitenden Schichten 346a/346b/346c und 348a/348b/348c. Das Gatedielektrikumsmaterial 310a ist unter den Seitenwandabstandshaltern 354 angeordnet gezeigt, was optional ist; alternativ ist bei einigen Ausführungsformen beispielsweise das Gatedielektrikumsmaterial 310a möglicherweise nicht unter den Seitenwandabstandshaltern 354 angeordnet.
Ein Kontakt 346a (8) liefert einen elektrischen Kontakt zu dem Gate des Mehrfachgatebauelements, wobei er zum Beispiel einen Kontakt mit dem Gateelektrodenmaterial 322a herstellt. Gleichermaßen liefert der Kontakt 346b (9) einen elektrischen Kontakt zu dem Source 308a ₂ über Silizid oder Germanid 342, über dem Source 308a ₂ ausgebildet, und ein Kontakt 346c liefert einen elektrischen Kontakt zu dem Drain 308a ₃ über Silizid oder Germanid 342, über dem Drain 308a ₃ ausgebildet.
Zusätzliche Metallisierungs- und Isolierschichten können über der oberen Oberfläche des Isoliermaterials und Kontakten ausgebildet und strukturiert sein, wie etwa Leitungen 348a, 348b und 348c, die einen elektrischen Kontakt zu den Kontakten 346a, 346b und 346c herstellen. Nichtgezeigte Bondpads können über Kontakte ausgebildet sein, und mehrere der Halbleiterbauelemente 300 können dann in individuelle Einzelchips vereinzelt oder getrennt werden. Die Bondpads können mit Zuleitungen eines ebenfalls nichtgezeigten integrierten Schaltungsbausteins oder eines anderen Einzelchips verbunden sein, als Beispiel, um einen elektrischen Kontakt zu den Mehrfachgatetransistoren 330a des Halbleiterbauelements 300 herzustellen.
Ausführungsformen der vorliegenden Erfindung erzielen technische Vorteile in mehreren verschiedenen Mehrfachgatetransistorbauelementanwendungen. Beispielsweise können Ausführungsformen der Erfindung in NMOS-Hochleistungs-(HP – High Performance) Bauelementen, NMOS-Niedrigbetriebsleistungs-(LOP – Low Operation Power)-Bauelementen, NMOS-Niedrigstandbyleistung-(LSTP – Low Standby Power)-Bauelementen, PMOS-Hochleistungsbauelementen, PMOS-Niedrigbetriebsleistungsbauelementen und PMOS-Niedrigstandbyleistungsbauelementen implementiert werden, als Beispiele.
Wenngleich Ausführungsformen der Erfindung hierin beschrieben sind, die auf Halbleiter-auf-Isolator-Substraten ausgebildet sind, können Ausführungsformen der vorliegenden Erfindung beispielsweise auch auf Volumensubstraten ausgebildet sein.
Neuartige Halbleiterbauelemente, die CMOS-Mehrfachgatebauelemente mit PMOS- und NMOS-Bauelementen umfassen, werden gemäß Ausführungsformen der vorliegenden Erfindung ausgebildet. Zu Vorteilen von bevorzugten Ausführungsformen der vorliegenden Erfindung zählen das Bereitstellen von Verfahren zum Herstellen von Halbleiterbauelementen 100, 200 und 300 und Strukturen davon. Die Mehrfachgate-PMOS- und NMOS-Transistoren von CMOS-Bauelementen weisen eine im wesentlichen symmetrische V_t auf, die durch Justieren der Austrittsarbeit der Transistoren unter Verwendung der hierin beschriebenen neuartigen Ausführungsformen der vorliegenden Erfindung abgestimmt werden kann. Es werden hierin mehrere Mittel zum Abstimmen der Austrittsarbeit von Transistoren beschrieben, als Beispiele durch Auswahl und Steuerung der Silizid- oder Germanidphase, Dotierungskonzentrationen und/oder die Auswahl der Gatedielektrikumsmaterialien.
Ausführungsformen der vorliegenden Erfindung stellen vorteilhafterweise neuartige Verfahren und Strukturen zum Herstellen von parasitären Bimodal-FinFET-Bauelementen 130, 230a, 230b und 330a mit freiem V_t-Verhalten bereit, die dreidimensionale Silizid- oder Germanidphaseninhomogenitäten der Gateelektroden-materialien 122, 222a, 222b und 322a vermeiden oder reduzieren. Eine dickere Hartmaske 110/112/114, 210a/212a/214a, 210b/212b/214b und 310a/312a/314a verschiebt etwaige Silizid- oder Germanidphaseninhomogenitäten in den oberen Ecken 126 nach oben, und ein ausgenommenes vergrabenes Isoliermaterial 106, 206, 306 verschiebt etwaige Silizid- oder Germanidphaseninhomogenitäten in den unteren Ecken 128 nach unten.

Claims

Verfahren zur Herstellung eines Transistors, wobei das Verfahren folgendes umfasst: Bereitstellen eines Werkstücks (102), wobei das Werkstück (102) ein Halbleiter-auf-Isolator-Substrat umfasst, einschließlich einem Substrat (104), einer über dem Substrat (104) angeordneten vergrabenen Isolierschicht (106) und einer über der vergrabenen Isolierschicht (106) angeordneten Schicht aus Halbleitermaterial (108); Ausbilden mindestens einer Stegstruktur innerhalb der Schicht aus Halbleitermaterial (108), wobei die mindestens eine Stegstruktur eine erste Seitenwand und eine gegenüberliegende zweite Seitenwand umfasst; Ausbilden eines Gatedielektrikummaterials (116) über mindestens der ersten und zweiten Seitenwand der mindestens einen Stegstruktur; Ausbilden eines Gateelektrodenmaterials (118) über mindestens dem Gatedielektrikummaterial (116), Ausbilden einer ersten Gateelektrode auf der ersten Seitenwand des mindestens einen Stegs und einer zweiten Gateelektrode auf der zweiten Seitenwand des mindestens einen Stegs, wobei das Gateelektrodenmaterial (118) ein halbleitendes Material umfasst, wobei das Gateelektrodenmaterial (118) eine Dicke von 50 nm oder weniger umfasst; und Silizidieren oder Germanidieren des Gateelektrodenmaterials (118).
Verfahren nach Anspruch 1, wobei eine Schwellwertspannung des Transistors über eine ganze Oberfläche der ersten Gateelektrode und der zweiten Gateelektrode gleich ist.
Verfahren nach Anspruch 1 oder 2, weiterhin umfassend ein Auswählen eines Gatedielektrikummaterials (116) oder Dotieren des Gateelektrodenmaterials (118) zum Erzielen einer vorbestimmten Schwellwertspannung des Transistors.
Verfahren nach einem der Ansprüche 1 bis 3, weiterhin umfassend ein Ausbilden einer Hartmaske (110, 112, 114) über dem Werkstück (102) vor dem Ausbilden der mindestens einen Stegstruktur, wobei die Hartmaske (110, 112, 114) eine Dicke von über 50 nm umfasst.
Verfahren nach einem der Ansprüche 1 bis 4, wobei das Ausbilden mindestens einer Stegstruktur innerhalb der Schicht aus Halbleitermaterial (108) das Ausbilden einer Ausnehmung in der vergrabenen Isolierschicht (106) umfasst, wobei die Ausnehmung eine Abmessung (d5) von über 50 nm umfasst.
Verfahren zur Herstellung eines Transistors, wobei das Verfahren folgendes umfasst: Bereitstellen eines Werkstücks (102), wobei das Werkstück ein Halbleiter-auf-Isolator-Substrat umfasst, einschließlich einem Substrat (104), einer über dem Substrat (104) angeordneten vergrabenen Isolierschicht (106) und einer über der vergrabenen Isolierschicht (106) angeordneten Schicht aus Halbleitermaterial (108); Ausbilden einer Hartmaske (110, 112, 114) über dem Werkstück (102), wobei die Hartmaske (110, 112, 114) eine erste Dicke (d1) umfasst; Ausbilden mindestens einer Stegstruktur innerhalb der Schicht aus Halbleitermaterial (108) und der Hartmaske (110, 112, 114), wobei die mindestens eine Stegstruktur eine erste Seitenwand und eine gegenüberliegende zweite Seitenwand umfasst; Ausbilden eines Gatedielektrikummaterials (116) über mindestens der ersten und zweiten Seitenwand der mindestens einen Stegstruktur; Ausbilden eines Gateelektrodenmaterials (118) über mindestens dem Gatedielektrikummaterial (116), Ausbilden einer ersten Gateelektrode auf der ersten Seitenwand und einer zweiten Gateelektrode auf der zweiten Seitenwand, wobei das Gateelektrodenmaterial (118) ein halbleitendes Material umfasst und eine zweite Dicke (d3) aufweist, wobei die zweite Dicke (d3) weniger ist als die erste Dicke (d1) der Hartmaske (110, 112, 114); und Silizidieren oder Germanidieren des Gateelektrodenmaterials (118).
Verfahren nach Anspruch 6, wobei das Ausbilden der Hartmaske (110, 112, 114) das Ausbilden einer Hartmaske mit einer ersten Dicke (d1) von über 50 nm umfasst.
Verfahren nach Anspruch 6 oder 7, wobei das Ausbilden der Hartmaske (110, 112, 114) das Ausbilden einer Oxidschicht, einer Nitridschicht oder von Kombinationen oder Mehrfachschichten davon umfasst.
Verfahren nach einem der Ansprüche 6 bis 8, wobei das Silizieren oder Germanieren des Gateelektrodenmaterials (118) das Ausbilden einer ersten Gateelektrode und einer zweiten Gateelektrode umfasst, die eine homogene Phase von Silizid oder Germanid umfassen.
Verfahren zur Herstellung eines Transistors, wobei das Verfahren folgendes umfasst: Bereitstellen eines Werkstücks (102), wobei das Werkstück (102) ein Halbleiter-auf-Isolator-Substrat umfasst, einschließlich einem Substrat (104), einer über dem Substrat (104) angeordneten vergrabenen Isolierschicht (106) und einer über der vergrabenen Isolierschicht (106) angeordneten Schicht aus Halbleitermaterial (108); Ausbilden mindestens einer Stegstruktur innerhalb der Schicht aus Halbleitermaterial (108), wobei die mindestens eine Stegstruktur eine erste Seitenwand und eine gegenüberliegende zweite Seitenwand umfasst, wobei das Ausbilden der mindestens einen Stegstruktur das Ausbilden einer Ausnehmung in einem oberen Abschnitt der vergrabenen Isolierschicht (106) umfasst, wobei die Ausnehmung eine erste Abmessung (d5) umfasst; Ausbilden eines Gatedielektrikummaterials (116) über mindestens der ersten und zweiten Seitenwand der mindestens einen Stegstruktur; Ausbilden eines Gateelektrodenmaterials (118) über mindestens dem Gatedielektrikummaterial (116), Ausbilden einer ersten Gateelektrode über dem Gatedielektrikummaterial (116) über der ersten Seitenwand und einer zweiten Gateelektrode über dem Gatedielektrikummaterial (116) über der zweiten Seitenwand, wobei das Gateelektrodenmaterial (118) ein halbleitendes Material umfasst, wobei das Gateelektrodenmaterial (118) eine Dicke umfasst, die eine zweite Abmessung (d3) umfasst, wobei die zweite Abmessung (d3) kleiner ist als die erste Abmessung (d5) der Ausnehmung in der vergrabenen Isolierschicht (106); und Silizidieren oder Germanidieren des Gateelektrodenmaterials (118).
Verfahren nach Anspruch 10, wobei das Ausbilden des Gatedielektrikummaterials (116) das Ausbilden eines Hafnium-basierten Dielektrikums, HfO₂, HfSiO_x, Al₂O₃, ZrO₂, ZrSiO_x, Ta₂O₅, La₂O₃, HfAlO_x, ZrAlO_x, SiAlO_x, HfSiAlO_x, ZrSiAlO_x, Y₂O₃, TiO₂, Nitride davon, Si_xN_y, SiON, SiO₂ oder Mehrfachschichten oder Kombinationen davon umfasst.
Verfahren nach Anspruch 10 oder 11, wobei das Silizidieren oder Germanidieren des Gateelektrodenmaterials (118) das Ausbilden einer Schicht aus Metall (120) über dem Gateelektrodenmaterial (118), das Erhitzen des Werkstücks (102) und das Entfernen der Schicht aus Metall (120) umfasst.
Verfahren nach einem der Ansprüche 10 bis 12, wobei das Ausbilden der Schicht aus Metall (120) das Ausbilden von Ni, Co, Ti, Pt, Yb, Eu, La, Ce, Pr, Pm, Nd, Sm, Gd, Tb, Dy, Ho, Er, Tm, Ln oder Kombinationen davon umfasst.
Verfahren nach einem der Ansprüche 10 bis 13, weiterhin umfassend ein Implantieren einer Dotierstoffspezies in das Gateelektrodenmaterial (118), wobei die Dotierstoffspezies As, P, Sb, B, C, Ge, Yb, Eu, La, Ce, Pr, Pm, Nd, Sm, Gd, Tb, Dy, Ho, Er, Tm, Ln oder Kombinationen davon umfasst.