KR20230095919A - 내부의 공동부의 형성을 방지하도록 개선된 메모리 셀 구조를 가진 메모리 디바이스 - Google Patents
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Abstract
메모리 디바이스는 하단 전극, 상단 전극, 및 하단 전극과 상단 전극 사이에 삽입된 유전체층을 포함하는 메모리 셀을 포함한다. 하단 전극은 제1 폭(W1)을 갖는다. 상단 전극은 상단 표면의 2개의 에지 사이에 제2 폭(W2)을 가진 상단 표면을 갖는다. 메모리 셀은 하단 전극의 하부 표면에서 상단 전극의 상단 표면까지 연장되는 제1 높이(H1)를 갖는다. 메모리 디바이스는 상단 전극에 결합된 상단 접촉 와이어를 더 포함한다. 상단 접촉 와이어는 제3 폭(W3), 2개의 인접한 메모리 셀 사이의 위치에서 제2 높이(H2), 및 상단 접촉 와이어의 상단 표면과 절연층 사이에서 연장되는 제3 높이(H3)를 가진 상단 표면을 갖고, W1>W3>W2 및 H2>H1>H3이다.
Description
본 개시내용은 일반적으로 복수의 메모리 셀을 가진 메모리 디바이스, 더 구체적으로 메모리 디바이스 내 공동부의 형성을 방지하도록 개선된 셀 구조를 가진 복수의 메모리 셀을 가진 메모리 디바이스에 관한 것이다.
메모리 디바이스는 많은 전자 디바이스, 예컨대, 휴대폰, 컴퓨터, 차, 디스플레이 디바이스 등에 포함된다. 메모리 디바이스는 다양한 목적을 위해 데이터를 저장하도록 활용되어 왔다. 일반적으로, 메모리 디바이스는 전력이 중단된 후 내부에 저장된 데이터가 유지되거나 또는 소거되는지에 따라 2가지 유형의 메모리를 포함한다. 휘발성 메모리 디바이스에서, 데이터는 휘발성 메모리 디바이스로의 전력이 턴 오프될 때마다 제거된다. 반면에 비휘발성 메모리 디바이스에 저장된 데이터는 전력이 턴 오프된 후에도 유지된다.
메모리 디바이스는 일반적으로 수만개의 메모리 셀을 가진 메모리 어레이를 포함한다. 도 1a 내지 도 1c는 종래의 메모리 디바이스(100)를 형성하기 위한 과정을 예시하는 개략도이다. 도 1a를 참조하면, 메모리 디바이스(100)는 복수의 메모리 셀(101)을 포함한다. 메모리 셀(101)의 각각은 하단 전극(102), 상단 전극(104), 하단 전극(102)과 상단 전극(104) 사이에 삽입된 유전체층(106), 및 상단 전극(104) 상에 배치된 제1 절연층(108)을 포함한다. 하단 전극(102)은 비아(112)를 통해 하단 접촉 와이어(110)에 연결된다. 상단 전극(104)은 상단 접촉 와이어(미도시)에 연결된다. 하단 접촉 와이어는 기판(114) 상에 배치된다. 비아(112)는 하단 전극(102)과 하단 접촉 와이어(110)를 분리시키는 제2 절연층(116)에 배치된다. 제3 절연층(118)은 메모리 셀(101), 메모리 셀(101)의 피복 측면 및 상단 표면 상에 배치된다. 제4 절연층(120)은 제3 절연층(118) 상에 형성된다.
도 1a는 제3 절연층(118) 상에 제4 절연층(120)을 증착시키는 중간 단계를 도시한다. 도 1b는 제3 절연층(118) 상에 제4 절연층(120)을 증착시키는 나중의 중간 단계를 도시한다. 도 1c는 완성된 형태의 제4 절연층(120)을 도시한다. 도 1c에 도시된 바와 같이, 메모리 디바이스(100) 내 메모리 셀(101)의 고밀도 때문에, 증착 과정은 제4 절연층(120)에 공동부(130)를 생성한다. 공동부(130)는 메모리 디바이스(100)의 성능 및 신뢰성을 저하시킨다. 일부 상황에서, 메모리 셀(101)의 두께는 증가되어야 하고, 이는 공동부 형성 문제를 더 악화시킨다.
본 개시내용의 하나의 양상은 메모리 디바이스에 관한 것이다. 메모리 디바이스는 하단 전극, 상단 전극, 및 하단 전극과 상단 전극 사이에 삽입된 유전체층을 포함하는 메모리 셀을 포함한다. 하단 전극은 제1 폭(W1)을 갖는다. 상단 전극은 상단 표면의 2개의 에지 사이에 제2 폭(W2)을 가진 상단 표면을 갖는다. 메모리 셀은 하단 전극의 하부 표면에서 상단 전극의 상단 표면까지 연장되는 제1 높이(H1)를 갖는다. 메모리 디바이스는 절연층 및 상단 접촉 와이어를 더 포함한다. 절연층은 메모리 셀의 측면을 덮는다. 상단 접촉 와이어는 절연층 내 개구를 통해 상단 전극에 결합된다. 상단 접촉 와이어는 제3 폭(W3), 2개의 인접한 메모리 셀 사이의 위치에서 제2 높이(H2), 및 상단 접촉 와이어의 상단 표면과 절연층 사이에서 연장되는 제3 높이(H3)를 갖는다. 폭 및 높이는 다음의 조건, 즉, W1>W3>W2 및 H2>H1>H3을 충족시킨다. 일부 실시형태에서, 메모리 디바이스는 하단 전극에 결합된 하단 접촉 와이어를 더 포함한다.
일부 실시형태에서, 하단 전극의 하부 표면과 메모리 셀의 측면 간의 각은 82도 미만이다.
일부 실시형태에서, 상단 전극의 상단 표면은 평평하거나, 볼록하거나 또는 오목하다. 2개의 인접한 메모리 셀의 하단 전극 사이의 거리는 제3 폭(W3)보다 더 작다.
일부 실시형태에서, 유전체층은 상단 전극과 하단 전극 간의 전압에 따라 가변하는 저항을 가진 저항층이다. 일부 실시형태에서, 저항층은 제1 막 및 제1 막 상에 배치된 제2 막을 포함하고, 제2 막은 제1 막과 상이하다. 일부 실시형태에서, 제1 막은 제1 금속 산화물을 포함하고, 제2 막은 제2 금속 산화물을 포함한다.
일부 실시형태에서, 절연층은 제1 절연층이고 메모리 디바이스는 제1 절연층 상에 그리고 2개의 인접한 상단 접촉 와이어 사이에 배치된 제2 절연층을 더 포함한다. 제2 절연층은 2개의 인접한 상단 접촉 와이어 사이의 공동부를 포함하지 않는다. 일부 실시형태에서, 제1 절연층은 산화규소를 포함한다. 제2 절연층은 저유전율 재료(low dielectric material)를 포함한다. 일부 실시형태에서, 제2 절연층은 제1 절연층의 두께보다 더 두꺼운 두께를 갖는다.
일부 실시형태에서, 하단 전극은 TiN, TaN 또는 W 중 적어도 하나를 포함한다. 일부 실시형태에서, 상단 전극은 TiN, TaN 또는 Ru 중 적어도 하나를 포함한다.
일부 실시형태에서, 제2 높이(H2)는 적어도 10㎚만큼 제1 높이(H1)보다 더 높다. 일부 실시형태에서, 제1 높이(H1)는 적어도 10㎚만큼 제3 높이(H3)보다 더 높다.
일부 실시형태에서, 메모리 디바이스는 제1 절연층과 상단 전극 사이에 삽입된 제3 절연층을 더 포함한다. 상단 접촉 와이어는 제3 절연층 및 제1 절연층 내 개구를 통해 상단 전극에 결합된다. 일부 실시형태에서, 상단 전극의 두께는 유전체층의 두께의 2배보다 더 두껍다.
본 개시내용의 또 다른 양상은 메모리 디바이스에 관한 것이다. 메모리 디바이스는 복수의 메모리 셀을 포함한다. 메모리 셀의 각각은 하단 전극, 상단 전극, 및 하단 전극과 상단 전극 사이에 삽입된 유전체층을 포함한다. 메모리 셀의 각각은 하단 전극의 하부 표면에서 상단 전극의 상단 표면까지 연장되는 제1 높이(H1)를 갖는다. 메모리 디바이스는 메모리 셀의 절연층 피복 측면 표면, 및 절연층 내 개구를 통해 상단 전극에 결합된 상단 접촉 와이어를 더 포함한다. 상단 접촉 와이어는 폭(W), 2개의 인접한 메모리 셀 사이의 위치에서 제2 높이(H2), 및 상단 접촉 와이어의 상단 표면과 절연층 사이에서 연장되는 제3 높이(H3)를 가진 상단 표면을 갖는다. 2개의 인접한 메모리 셀의 하단 전극 사이의 거리는 폭보다 더 작다. 높이는 다음의 조건, 즉, H2>H1>H3을 충족시킨다.
본 명세서에 개시된 장치, 시스템 및 방법, 뿐만 아니라 구조체의 관련된 구성요소의 작동 및 기능의 방법의 이 특징 및 다른 특징은 본 명세서의 일부를 전부 형성하는, 첨부된 도면을 참조하여 다음의 설명 및 첨부된 청구범위의 고려 시 더 분명해질 것이다. 그러나, 도면이 오직 예시 및 설명의 목적을 위한 것이고 본 개시내용의 한계의 정의로서 의도되지 않는다는 것을 분명히 이해한다. 전술한 일반적인 설명 및 다음의 상세한 설명이 예시적이고 오직 설명적이며, 청구된 바와 같이, 본 개시내용을 제한하지 않는다는 것을 이해한다.
본 기술의 다양한 실시형태의 특정한 특징은 첨부된 청구범위에 구체적으로 제시된다. 기술의 특징 및 이점의 더 나은 이해는 본 개시내용의 원리가 활용되는, 실례가 되는 실시형태를 제시하는 다음의 상세한 설명 및 첨부된 도면을 참조하여 획득될 것이다. 본 개시내용의 비제한적인 실시형태는 다음의 도면을 참조함으로써 더 손쉽게 이해될 수도 있다.
도 1a 내지 도 1c는 종래의 메모리 디바이스(100)를 형성하기 위한 과정을 예시하는 개략도.
도 2a는 하나의 예시적인 실시형태에 따른, X 방향을 따른 메모리 디바이스의 단면 뷰를 예시하는 개략도.
도 2b는 하나의 예시적인 실시형태에 따른, Y 방향을 따른 도 2a에 도시된 메모리 디바이스의 단면 뷰를 예시하는 개략도.
도 3a는 하나의 예시적인 실시형태에 따른, X 방향을 따른 또 다른 메모리 디바이스의 단면 뷰를 예시하는 개략도.
도 3b는 하나의 예시적인 실시형태에 따른, X 방향을 따른 또 다른 메모리 디바이스의 단면 뷰를 예시하는 개략도.
도 4a는 하나의 예시적인 실시형태에 따른, X 방향을 따른 메모리 디바이스의 단면 뷰를 예시하는 개략도.
도 4b는 하나의 예시적인 실시형태에 따른, Y 방향을 따른 도 4a에 도시된 메모리 디바이스의 단면 뷰를 예시하는 개략도.
도 5는 하나의 예시적인 실시형태에 따른, X 방향을 따른 또 다른 메모리 디바이스의 단면 뷰를 예시하는 개략도.
도 6은 하나의 예시적인 실시형태에 따른, 본 개시내용과 일치하는 메모리 셀을 포함하는 메모리 어레이의 부분을 도시하는 도면.
도 1a 내지 도 1c는 종래의 메모리 디바이스(100)를 형성하기 위한 과정을 예시하는 개략도.
도 2a는 하나의 예시적인 실시형태에 따른, X 방향을 따른 메모리 디바이스의 단면 뷰를 예시하는 개략도.
도 2b는 하나의 예시적인 실시형태에 따른, Y 방향을 따른 도 2a에 도시된 메모리 디바이스의 단면 뷰를 예시하는 개략도.
도 3a는 하나의 예시적인 실시형태에 따른, X 방향을 따른 또 다른 메모리 디바이스의 단면 뷰를 예시하는 개략도.
도 3b는 하나의 예시적인 실시형태에 따른, X 방향을 따른 또 다른 메모리 디바이스의 단면 뷰를 예시하는 개략도.
도 4a는 하나의 예시적인 실시형태에 따른, X 방향을 따른 메모리 디바이스의 단면 뷰를 예시하는 개략도.
도 4b는 하나의 예시적인 실시형태에 따른, Y 방향을 따른 도 4a에 도시된 메모리 디바이스의 단면 뷰를 예시하는 개략도.
도 5는 하나의 예시적인 실시형태에 따른, X 방향을 따른 또 다른 메모리 디바이스의 단면 뷰를 예시하는 개략도.
도 6은 하나의 예시적인 실시형태에 따른, 본 개시내용과 일치하는 메모리 셀을 포함하는 메모리 어레이의 부분을 도시하는 도면.
본 개시내용의 비제한적인 실시형태는 이제 도면을 참조하여 설명될 것이다. 본 명세서에 개시된 임의의 실시형태의 특정한 특징 및 양상이 본 명세서에 개시된 임의의 다른 실시형태의 특정한 특징 및 양상과 함께 사용되고/되거나 결합될 수도 있다는 것을 이해해야 한다. 이러한 실시형태가 실시예가 되고 본 개시내용의 범위 내 소수의 실시형태를 단지 예시하며, 본 개시내용이 적용되는 당업자에게 분명한 다양한 변화 및 변경이 첨부된 청구범위에 더 규정된 바와 같이 본 개시내용의 정신, 범위 및 고려 내에 있는 것으로 간주된다는 것을 또한 이해해야 한다.
본 명세서에 개시된 기법은 종래의 메모리 디바이스의 결점을 극복할 수 있는 메모리 디바이스를 제공한다. 다음의 실시형태가 제공하는 해결책은 계면 절연층의 증착 동안 메모리 셀 사이의 공동부의 형성을 방지하도록 개선된 메모리 셀 구조를 가진 더 신뢰할 수 있고 단단한 메모리 디바이스를 제공할 수 있다. 개선된 메모리 셀 구조는 메모리 셀 상의 계면 절연층의 적층을 용이하게 하기 위해 메모리 셀의 테이퍼진 측면을 포함한다.
실시형태는 이제 첨부된 도면과 함께 설명될 것이다. 먼저 도 2a 및 도 2b를 참조한다. 도 2a는 하나의 예시적인 실시형태에 따른, X 방향을 따른 메모리 디바이스(200)의 단면 뷰를 예시하는 개략도이다. 도 2b는 하나의 예시적인 실시형태에 따른, Y 방향을 따른 메모리 디바이스(200)의 단면 뷰를 예시하는 개략도이다.
도 2a 및 도 2b를 참조하면, 메모리 디바이스(200)는 복수의 메모리 셀(201)(도 2a에서 2개가 도시됨)을 포함한다. 메모리 셀(201)의 각각은 하단 전극(202), 상단 전극(204), 및 하단 전극(202)과 상단 전극(204) 사이에 삽입된 유전체층(206)을 포함한다. 하단 전극(202)은 제1 폭(W1)을 갖는다. 상단 전극(204)은 상단 표면(204-1)의 2개의 에지 사이에 제2 폭(W2)을 가진 상단 표면(204-1)을 갖는다. 상단 전극(204)은 상단 접촉 와이어(208)에 결합된다. 상단 접촉 와이어(208)는 제3 폭(W3)을 가진 상단 표면(208-1)을 갖는다. 하단 전극(202)은 비아(212)를 통해 하단 접촉 와이어(210)에 결합된다. 하단 접촉 와이어(210)는 기판(214) 상에 배치된다. 비아(212)는 하단 전극(202)과 하단 접촉 와이어(210)를 분리시키는 제1 절연층(216)에 배치된다. 제2 절연층(218)은 메모리 셀(201), 메모리 셀(201)의 피복 측면 표면(201-1) 및 상단 표면 상에 배치된다. 제3 절연층(220)은 제2 절연층(218) 상에 형성된다.
도 2b를 참조하면, 메모리 셀(201)은 하단 전극(202)의 하부 표면(202-1)에서 상단 전극(204)의 상단 표면(204-1)까지 연장되는 제1 높이(H1)를 갖는다. 상단 접촉 와이어(208)는 2개의 인접한 메모리 셀(201) 사이의 위치에서 제2 높이(H2)를 갖고 상단 접촉 와이어(208)의 상단 표면(208-1)과 제2 절연층(218) 사이에서 연장되는 제3 높이(H3)를 갖는다. 상단 접촉 와이어(208)는 제2 절연층(218) 및 제3 절연층(220) 내 개구를 통해 상단 전극(204)에 결합된다(도 2a). 도 2a 및 도 2b에 도시된 개선된 메모리 셀 구조에서, 폭(W1, W, W3) 및 높이(H1, H2, H3)는 다음의 조건, 즉, W1>W3>W2 및 H2>H1>H3을 충족시킨다. 이 조건은 제3 절연층(220) 내 공동부의 형성을 방지하도록 개선된 구조를 획정한다. 도 2a에 도시된 바와 같이, 공동부는 2개의 인접한 상단 접촉 와이어(208) 사이의 제3 절연층(220)에 형성되지 않는다. 구조는 하단 전극(202)의 하부 표면(202-1)과 메모리 셀(201)의 측면(201-1) 간에 82도 미만의 테이퍼 각(θ)을 가진 메모리 셀(201)을 발생시킨다. 일부 사례에서, 각(θ)은 메모리 셀(201)의 측면(201-1)과 상단 전극(204)의 하부 표면 간에 획정될 수도 있다.
일부 실시형태에서, 개선된 메모리 셀 구조에서, 제2 높이(H2)는 적어도 10㎚만큼 제1 높이(H1)보다 더 높다. 제1 높이(H1)는 적어도 10㎚만큼 제3 높이(H3)보다 더 높다. 일부 실시형태에서, 상단 전극(204)의 두께(t1)는 유전체층(206)의 두께(t2)의 2배 초과이다. 예를 들어, 예시적인 메모리 셀 구조에 대한 제1 높이(H1), 제2 높이(H2) 및 제3 높이(H3)는 각각 110㎚, 135㎚ 및 65 내지 75㎚일 수도 있다.
일부 실시형태에서, 도 2a 및 도 2b에 도시된 개선된 메모리 셀 구조는 2개의 인접한 메모리 셀(201)의 하단 전극 사이의 거리(도 2a의 S1 또는 도 2b의 S2)를 더 획정하고, 제3 폭(W3)은 S1 또는 S2보다 더 크고 H2>H1>H3이다. 예를 들어, 제3 폭(W3) 및 거리(S1 또는 S2)는 각각 150㎚ 및 120㎚ 미만일 수도 있다. 조건은 또한 메모리 셀(201)이 하단 전극(202)의 하부 표면(202-1)과 메모리 셀(201)의 측면(201-1) 간의 82도 미만의 테이퍼 각(θ)을 갖게 한다.
일부 실시형태에서, 하단 전극(202)은 TiN, TaN, W 또는 다른 적합한 전도성 물질 중 적어도 하나를 포함할 수도 있다. 일부 실시형태에서, 상단 전극(204)은 TiN, TaN, Ru, Pt, Ir, W 및 다른 적합한 전도성 물질 중 적어도 하나를 포함한다. 유전체층(206)은 상단 전극(204)과 하단 전극(202) 간의 전압에 따라 달라지는 저항을 가진 저항성 물질을 포함하는 저항층일 수도 있다. 예를 들어, 유전체층(206)은 하나 이상의 저항성 금속 산화물, 예컨대, Ta2O5, TaOx, HfOx, WOx, TiOx, ZrOx 등을 포함할 수도 있다. 일부 실시형태에서, 유전체층(206)은 하나 이상의 막을 포함할 수도 있다. 예를 들어, 유전체층(206)은 제1 막 및 제1 막 상에 배치된 제2 막을 가질 수도 있다. 제2 막은 제1 막과 상이할 수도 있다. 일부 실시형태에서, 제1 막은 제1 금속 산화물을 포함하고, 제2 막은 제2 금속 산화물을 포함한다. 예를 들어, 제1 막은 TaOx일 수도 있고, 반면에 제2 막은 HfOx일 수도 있다.
상단 접촉 와이어(208) 및 하단 접촉 와이어(210)는 전도성 물질, 예컨대, 금속을 포함할 수도 있다. 예시적인 접촉 와이어는 Cu, Al, Au, Pt, W 등을 포함한다.
제1 절연층(216)은 SiON, SiN, SiOx, CSiNH, CSiOH 또는 다른 절연 물질을 포함할 수도 있다. 기판(214)은 메모리 디바이스(200)를 작동시키기 위한 회로를 포함할 수도 있다. 제2 절연층(218)은 SiO2, Si3N4, TEOS, CSiNH 등을 포함할 수도 있다. 제2 절연층(218)은 제1 절연층(216)의 상단 표면을 덮도록 연장된다. 메모리 셀(201)의 측면(201-1)은 하단 전극(202), 상단 전극(204), 및 유전체층(206)의 측면을 포함할 수도 있다. 하단 전극(202), 상단 전극(204), 및 유전체층(206)의 측면은 절연층, 예컨대, 제2 절연층(218)으로 덮일 수도 있다. 일부 실시형태에서, 하단 전극(202), 상단 전극(204), 및 유전체층(206)의 측면은 하단 전극(202), 상단 전극(204) 또는 유전체층(206)의 하나 이상의 산화물로 덮일 수도 있다. 제3 절연층(220)은 저유전율 재료, 예컨대, Producer® Black Diamond®을 포함할 수도 있다.
도 3a는 하나의 예시적인 실시형태에 따른, X 방향을 따른 메모리 디바이스(300)의 단면 뷰를 예시하는 개략도이다. 메모리 디바이스(300)는 복수의 메모리 셀(301)(2개가 도 3a에 도시됨)을 포함한다. 메모리 셀(301)의 각각은 하단 전극(302), 상단 전극(304), 하단 전극(302)과 상단 전극(304) 사이에 삽입된 유전체층(306)을 포함한다. 하단 전극(302)은 제1 폭(W1)을 갖는다. 상단 전극(304)의 상단 표면(304-1)은 볼록하다. 상단 전극(304)의 상단 표면(304-1)이 평평하거나 또는 평면이 아닐지라도 상단 표면(304-1)은 상단 표면(304-1)의 2개의 에지 사이에 제2 폭(W2)을 갖는다. 상단 전극(304)은 상단 접촉 와이어(308)에 결합된다. 상단 접촉 와이어(308)는 제3 폭(W3)을 가진 상단 표면(308-1)을 갖는다. 제1 폭(W1), 제2 폭(W2) 및 제3 폭(W3)은 다음의 조건, 즉, W1>W3>W2를 충족시킨다. 하단 전극(302)은 비아(312)를 통해 하단 접촉 와이어(310)에 결합된다. 하단 접촉 와이어(310)는 기판(314) 상에 배치된다. 비아(312)는 하단 전극(302)과 하단 접촉 와이어(310)를 분리시키는 제1 절연층(316)에 배치된다. 제2 절연층(318)은 메모리 셀(301), 메모리 셀(301)의 피복 측면 표면(301-1) 및 상단 표면 상에 배치된다. 제3 절연층(320)은 제2 절연층(318) 상에 형성된다. Y 방향을 따른 메모리 디바이스(300)의 단면 뷰가 도 2b에 도시된 것과 유사하여 Y 방향으로 메모리 셀(300)에 대한 메모리 셀 구조의 설명이 생략될 것이다. 메모리 디바이스(300)에 대한 대응하는 높이(H1, H2, H3)가 또한 다음의 조건, 즉, 도 2b에 도시된 바와 같은 H2>H1>H3을 충족시킨다는 것에 유의해야 한다. 도 3a의 구조는 하단 전극(302)의 하부 표면(302-1)과 메모리 셀(301)의 측면(301-1) 간의 82도 미만의 테이퍼 각(θ)을 포함한다.
도 3b는 하나의 예시적인 실시형태에 따른, X 방향을 따른 또 다른 메모리 디바이스(350)의 단면 뷰를 예시하는 개략도이다. 메모리 디바이스(350)는 복수의 메모리 셀(351)(2개가 도 3b에 도시됨)을 포함한다. 메모리 셀(351)의 각각은 하단 전극(352), 상단 전극(354), 하단 전극(352)과 상단 전극(354) 사이에 삽입된 유전체층(356)을 포함한다. 하단 전극(352)은 제1 폭(W1)을 갖는다. 상단 전극(354)의 상단 표면(354-1)은 오목하다. 상단 전극(354)의 상단 표면(354-1)이 평평하거나 또는 평면이 아닐지라도 상단 표면(354-1)은 상단 표면(354-1)의 2개의 에지 사이에 제2 폭(W2)을 갖는다. 상단 전극(354)은 상단 접촉 와이어(358)에 결합된다. 상단 접촉 와이어(358)는 제3 폭(W3)을 가진 상단 표면(358-1)을 갖는다. 제1 폭(W1), 제2 폭(W2) 및 제3 폭(W3)은 다음의 조건, 즉, W1>W3>W2를 충족시킨다. 하단 전극(352)은 비아(362)를 통해 하단 접촉 와이어(360)에 결합된다. 하단 접촉 와이어(360)는 기판(364) 상에 배치된다. 비아(362)는 하단 전극(352)과 하단 접촉 와이어(360)를 분리시키는 제1 절연층(366)에 배치된다. 제2 절연층(368)은 메모리 셀(351), 메모리 셀(351)의 피복 측면 표면(351-1) 및 상단 표면 상에 배치된다. 제3 절연층(370)은 제2 절연층(368) 상에 형성된다. Y 방향을 따른 메모리 디바이스(350)의 단면 뷰가 도 2b에 도시된 것과 유사하여 Y 방향으로 메모리 셀(350)에 대한 메모리 셀 구조의 설명이 생략될 것이다. 메모리 디바이스(350)에 대한 대응하는 높이(H1, H2, H3)가 또한 다음의 조건, 즉, 도 2b에 도시된 바와 같은 H2>H1>H3을 충족시킨다는 것에 유의해야 한다. 도 3b의 구조는 하단 전극(352)의 하부 표면(352-1)과 메모리 셀(351)의 측면(351-1) 간의 82도 미만의 테이퍼 각(θ)을 포함한다.
이제 도 4a 및 도 4b를 참조한다. 도 4a는 하나의 예시적인 실시형태에 따른, X 방향을 따른 메모리 디바이스(400)의 단면 뷰를 예시하는 개략도이다. 도 4b는 하나의 예시적인 실시형태에 따른, Y 방향을 따른 메모리 디바이스(400)의 단면 뷰를 예시하는 개략도이다.
도 4a 및 도 4b를 참조하면, 메모리 디바이스(400)는 복수의 라인 메모리 셀(401)(2개가 도 4a에 도시됨)을 포함한다. 메모리 셀(401)의 각각은 하단 전극(402), 상단 전극(404), 하단 전극(402)과 상단 전극(404) 사이에 삽입된 유전체층(406)을 포함한다. 하단 전극(402)은 제1 폭(W1)을 갖는다. 상단 전극(404)은 상단 표면(404-1)의 2개의 에지 사이에 제2 폭(W2)을 가진 상단 표면(404-1)을 갖는다. 상단 전극(404)은 상단 접촉 와이어(408)에 결합된다. 상단 접촉 와이어(408)는 제3 폭(W3)을 가진 상단 표면(408-1)을 갖는다. 하단 전극(402)은 비아(412)를 통해 하단 접촉 와이어(410)에 결합된다. 하단 접촉 와이어(410)는 기판(414) 상에 배치된다. 비아(412)는 하단 전극(402)과 하단 접촉 와이어(410)를 분리시키는 제1 절연층(416)에 배치된다. 제2 절연층(418)은 메모리 셀(401), 메모리 셀(401)의 피복 측면 표면(401-1) 및 상단 표면 상에 배치된다. 제3 절연층(420)은 제2 절연층(418) 상에 형성된다. 메모리 디바이스(400)는 2개의 인접한 메모리 셀(401)의 하단 전극(402) 사이의 거리(S)를 포함한다.
도 4b를 참조하면, 메모리 셀(401)은 하단 전극(402)의 하부 표면(402-1)에서 상단 전극(404)의 상단 표면(404-1)까지 연장되는 제1 높이(H1)를 갖는다. 상단 접촉 와이어(408)는 라인 메모리 셀(401)의 에지의 외부 위치에서 제2 높이(H2)를 갖고 상단 접촉 와이어의 상단 표면(408-1)과 제2 절연층(418) 사이에서 연장되는 제3 높이(H3)를 갖는다. 상단 접촉 와이어(408)는 제2 절연층(418) 및 제3 절연층(420) 내 개구를 통해 상단 전극(404)에 결합된다(도 4a).
도 4a 및 도 4b에 도시된 개선된 메모리 셀 구조에서, 폭(W1, W2, W3) 및 높이(H1, H2, H3)는 다음의 조건, 즉, W1>W3>W2 및 H2>H1>H3을 충족시킨다. 대안적으로 또는 부가적으로, 하단 전극(402) 사이의 거리(S), 폭(W3), 및 높이(H1, H2, H3)는 다음의 조건, 즉, W3>S 및 H2>H1>H3을 충족시킨다. 이 조건은 제3 절연층(420) 내 공동부의 형성을 방지하도록 개선된 구조를 획정한다. 도 4a에 도시된 바와 같이, 공동부는 2개의 인접한 상단 접촉 와이어(408) 사이의 제3 절연층(420)에 형성되지 않는다. 구조는 하단 전극(402)의 하부 표면(402-1)과 메모리 셀(401)의 측면(401-1) 간에 82도 미만의 테이퍼 각(θ)을 가진 메모리 셀을 발생시킨다. 일부 사례에서, 각(θ)은 메모리 셀(401)의 측면(401-1)과 상단 전극(404)의 하부 표면 간에 획정될 수도 있다.
일부 실시형태에서, 도 4a 및 도 4b의 개선된 메모리 셀 구조에서, 제2 높이(H2)는 적어도 10㎚만큼 제1 높이(H1)보다 더 높다. 제1 높이(H1)는 적어도 10㎚만큼 제3 높이(H3)보다 더 높다. 일부 실시형태에서, 상단 전극(404)의 두께(t1)는 유전체층(406)의 두께(t2)의 2배 초과이다. 예를 들어, 예시적인 메모리 셀 구조에 대한 제1 높이(H1), 제2 높이(H2) 및 제3 높이(H3)는 각각 110㎚, 135㎚ 및 65 내지 75㎚일 수도 있다. 또 다른 실시예에서, 하단 전극(402) 사이의 거리(S) 및 폭(W3)은 각각 120㎚ 미만 및 150㎚일 수도 있다.
도 5는 하나의 예시적인 실시형태에 따른, X 방향을 따른 또 다른 메모리 디바이스(500)의 단면 뷰를 예시하는 개략도이다. 메모리 디바이스(500)는 복수의 메모리 셀(501)(2개가 도 5a에 도시됨)을 포함한다. 메모리 셀(501)의 각각은 하단 전극(502), 상단 전극(504), 하단 전극(502)과 상단 전극(504) 사이에 삽입된 유전체층(506), 및 절연 측벽(508)을 포함한다. 일부 실시형태에서, 절연 측벽(508)은 하단 전극(502), 상단 전극(504) 또는 유전체층(506)의 하나 이상의 산화물을 포함한다. 하드 마스크(510)는 메모리 셀(501) 상에 배치된다. 상단 전극(504)은 상단 접촉 와이어(512)에 결합된다. 하단 전극(502)은 비아(516)를 통해 하단 접촉 와이어(514)에 결합된다. 하단 접촉 와이어(514)는 기판(518) 상에 배치된다. 비아(516)는 하단 전극(502)과 하단 접촉 와이어(514)를 분리시키는 제1 절연층(520)에 배치된다. 제2 절연층(522)은 메모리 셀(501), 메모리 셀(501)의 피복 측면 표면(501-1) 및 하드 마스크(510)의 상단 표면 상에 배치된다. 하드 마스크(510)는 제2 절연층(522)과 상단 전극(504) 사이에 삽입된 절연층일 수도 있다. 제3 절연층(524)은 제2 절연층(522) 상에 형성된다. 도 2a 및 도 2b(또는 도 4a 및 도 4b)와 관련하여 설명된 것과 유사한 폭 및 높이 조건은 제3 절연층(524) 내 공동부의 형성을 방지하도록 메모리 디바이스(500)에 적용될 수도 있다. 메모리 셀(501)은 하단 전극(502)의 하부 표면(502-1)과 메모리 셀(501)의 측면(501-1) 간의 82도 미만의 테이퍼 각(θ)을 갖는다.
하나의 비제한된 실시예에서, 유전체층, 예컨대, 유전체층(206(도 2a, 도 2b), 306(도 3a), 356(도 3b), 406(도 4a, 도 4b) 및 506(도 5))은 TaOx 및 HfO2를 포함할 수도 있고 30㎚의 두께를 갖는다. 상단 전극, 예컨대, 상단 전극(204(도 2a, 도 2b), 304(도 3a), 354(도 3b), 404(도 4a, 도 4b) 및 504(도 5))은 TiN을 포함할 수도 있고 유전체층의 두께의 적어도 2배인 두께를 갖는다. 일부 실시형태에서, 상단 전극은 유전체층의 두께의 적어도 3배인 두께를 가져서 절연층에 개구를 형성하기 위한 더 우수한 공정 마진을 제공하여 상단 전극을 상단 접촉 와이어에 연결시킬 수도 있다. 일부 실시형태에서, 상단 전극의 두께는 적어도 60㎚ 또는 90㎚일 수도 있다.
예를 들어, 도 5를 참조하면, 내부에 존재하기 위해 제3 절연층(524)(Producer® Black Diamond®, 65㎚), 제2 절연층(522)(TEOS, 25㎚), 및 상단 접촉 와이어(512)에 대한 하드 마스크(510)(질화규소, 10㎚)를 관통하는 개구를 제공하기 위해, 에칭 공정이 실시된다. 일반적으로, 제3 절연층(524)이 제2 절연층(522) 상에 형성된 후, 제3 절연층(524)의 표면이 거칠고 평탄화되어야 한다. 화학적 기계적 폴리싱(chemical mechanical polishing: CMP) 방법이 활용되어 제3 절연층(524)을 평탄화한다. 반응성 이온 에칭(reactive ion etching: RIE) 방법이 사용되어 제3 절연층(524), 제2 절연층(522), 및 하드 마스크(510)의 일부를 제거하여 개구를 형성한다. 일반적인 시나리오에서, CMP 방법이 제3 절연층(524)의 표적 두께를 제거하고, RIE 방법이 상단 전극(504) 위의 절연층의 표적량을 제거하는 것이 규정된다. 최악의 시나리오에서, CMP 후 제3 절연층(524)의 남아 있는 두께는 표적 두께의 120%이고, RIE 방법은 표적량의 95%를 제거한다. 최상의 시나리오에서, CMP 후 제3 절연층(524)의 남아 있는 두께는 표적 두께의 80%이고, RIE 방법은 표적량의 105%를 제거한다. 상단 접촉 와이어(512)가 상단 전극(504)에 연결되는 것을 보장하기 위해, RIE 방법은 상단 전극(504)의 일부를 제거하는 것으로 예상된다. 이 공정은 오버-에칭으로 불린다. 아래의 표 1은 유전체층, 예를 들어, (506)(30㎚)의 2배만큼 두꺼운 상단 전극, 예를 들어, (504)(60㎚)을 가진 메모리 셀 구조에 대해 개구를 형성할 때 공정 마진을 요약한다. 아래의 표 2는 유전체층, 예를 들어, (506)(30㎚)의 3배만큼 두꺼운 상단 전극, 예를 들어, (504)(90㎚)을 가진 메모리 셀 구조에 대해 개구를 형성할 때 공정 마진을 요약한다. 표 1 및 표 2에서 분명한 바와 같이, 상단 전극이 유전체층의 2배만큼 두꺼울 때, 적정한 공정 마진이 획득될 수 있고; 상단 전극이 유전체층의 3배만큼 두꺼울 때, 우수한 공정 마진이 최악의 공정 조건에서도 획득될 수 있다.
본 명세서에 개시된 메모리 셀 구조가 사용되어 메모리 디바이스를 위한 메모리 어레이를 형성할 수 있다. 도 6은 하나의 예시적인 실시형태에 따른, 본 개시내용과 일치하는 메모리 셀 구조를 포함하는 메모리 디바이스(600)의 부분을 도시한다. 메모리 디바이스(600)는 복수의 메모리 셀(602)을 포함한다. 메모리 셀의 각각은 저항성 구성요소(604) 및 트랜지스터(606)를 포함할 수도 있다. 메모리 디바이스(600)는 워드 라인(610) 및 비트 라인(620)을 가진 교차점 구성으로 배열된다. 워드 라인(610)과 비트 라인(620)은 서로 직교하여 연장된다. 저항 메모리 셀(602)은 워드 라인(610)과 비트 라인(620)의 각각의 교차점에 위치된다. 워드 라인(610)은 저항 메모리 셀(602)의 대응하는 행에 연결된 워드 라인 중 하나를 선택하는, 워드 라인 디코더(615)에 결합된다. 비트 라인(620)은 저항 메모리 셀(602)의 대응하는 열에 연결된 비트 라인 중 하나를 선택하는, 비트 라인 디코더(625)에 결합된다. 메모리 디바이스(600)는 워드 라인(610)과 평행하게 연장되는 복수의 소스 라인(630)을 더 포함한다. 일부 실시형태에서, 소스 라인(630)은 대신에 비트 라인(620)과 평행하게 연장될 수도 있다.
트랜지스터(606)의 게이트는 워드 라인(610)에 연결된다. 트랜지스터(606)의 소스 단자는 소스 라인(630)에 연결되고, 트랜지스터(606)의 드레인 단자는 저항성 구성요소(604)의 하나의 단자에 연결된다. 저항성 구성요소(604)의 또 다른 단자는 비트 라인(620)에 연결된다. 선택된 워드 라인과 선택된 비트 라인의 교차점에서의 저항 메모리 셀(602)은 선택된 워드 라인(610) 및 선택된 비트 라인(620)을 통해 저항 메모리 셀(602)에 걸쳐 인가된 각각의 전압 펄스의 지속기간, 크기 및 극성에 따라 판독, 재설정 또는 설정 작동을 겪는다.
위의 설명과 일치하는 메모리 셀을 포함하는 메모리 디바이스는 다양한 전기 디바이스 및 시스템에 적용될 수도 있고, 예를 들어, 메모리 디바이스는 마이크로제어기 장치, 무선-주파수 식별 시스템 등의 부분일 수도 있다.
개시된 원리의 실시예 및 특징이 본 명세서에서 설명되지만, 수정, 조정 및 다른 구현예가 개시된 실시형태의 정신 및 범위로부터 벗어나는 일 없이 가능하다. 또한, 단어 "포함하는(comprising)", "갖는(having)", "함유하는(containing)" 및 "포함하는(including)" 및 다른 유사한 형태가 의미상 동일하고 이 단어 중 임의의 단어 뒤의 항목 또는 항목들이 이러한 항목 또는 항목들의 포괄적인 목록인 것을 의미하지 않거나 또는 나열된 항목 또는 항목들만으로 제한되는 것을 의미하지 않는다는 점에서 확장 가능한 것으로 의도된다. 본 명세서에서 사용될 때 그리고 첨부된 청구범위에서, 단수 형태는 문맥이 달리 분명히 나타내지 않는 한 복수 대상을 포함한다는 것을 또한 유의해야 한다.
본 명세서에서 예시된 실시형태는 당업자가 개시된 교시내용을 실시하게 하도록 충분히 상세히 설명된다. 다른 실시형태는 구조적 및 논리적 치환 및 변경이 본 개시내용의 범위로부터 벗어나는 일 없이 이루어질 수도 있도록, 사용되고 그로부터 도출될 수도 있다. 따라서, 상세한 설명은 제한적 의미로 간주되지 않고, 다양한 실시형태의 범위는 이러한 청구범위가 자격을 부여하는 등가물의 전체 범위와 함께, 첨부된 청구범위에 의해서만 규정된다.
Claims (20)
- 메모리 디바이스로서,
하단 전극, 상단 전극, 및 상기 하단 전극과 상기 상단 전극 사이에 삽입된 유전체층을 포함하는 메모리 셀로서,
상기 하단 전극은 제1 폭(W1)을 갖고;
상기 상단 전극은 상단 표면의 2개의 에지 사이에 제2 폭(W2)을 가진 상기 상단 표면을 갖고;
상기 메모리 셀은 상기 하단 전극의 하부 표면에서 상기 상단 전극의 상기 상단 표면까지 연장되는 제1 높이(H1)를 갖는, 상기 메모리 셀;
상기 메모리 셀의 절연층 피복 측면 표면; 및
상기 절연층 내 개구를 통해 상기 상단 전극에 결합된 상단 접촉 와이어로서, 제3 폭(W3), 2개의 인접한 메모리 셀 사이의 위치에서 제2 높이(H2), 및 상기 상단 접촉 와이어의 상단 표면과 상기 절연층 사이에서 연장되는 제3 높이(H3)를 가진 상기 상단 표면을 가진, 상기 상단 접촉 와이어
를 포함하되, 상기 폭 및 상기 높이는 다음의 조건: W1>W3>W2 및 H2>H1>H3을 충족시키는, 메모리 디바이스. - 제1항에 있어서, 상기 하단 전극의 상기 하부 표면과 상기 메모리 셀의 상기 측면 중 하나의 측면 간의 각은 82도 미만인, 메모리 디바이스.
- 제1항에 있어서, 상기 상단 전극의 상기 상단 표면은 평평하거나, 볼록하거나 또는 오목한, 메모리 디바이스.
- 제1항에 있어서, 상기 2개의 인접한 메모리 셀의 하단 전극 사이의 거리는 상기 제3 폭(W3)보다 더 작은, 메모리 디바이스.
- 제1항에 있어서, 상기 유전체층은 상기 상단 전극과 상기 하단 전극 간의 전압에 따라 가변하는 저항을 가진 저항층인, 메모리 디바이스.
- 제5항에 있어서, 상기 저항층은 제1 막 및 상기 제1 막 상에 배치된 제2 막을 포함하고, 상기 제2 막은 상기 제1 막과 상이한, 메모리 디바이스.
- 제6항에 있어서,
상기 제1 막은 제1 금속 산화물을 포함하고;
상기 제2 막은 제2 금속 산화물을 포함하는, 메모리 디바이스. - 제1항에 있어서, 상기 절연층은 제1 절연층이고 상기 메모리 디바이스는 상기 제1 절연층 상에 그리고 2개의 인접한 상단 접촉 와이어 사이에 배치된 제2 절연층을 더 포함하는, 메모리 디바이스.
- 제8항에 있어서, 상기 제2 절연층은 상기 2개의 인접한 상단 접촉 와이어 사이의 공동부를 포함하지 않는, 메모리 디바이스.
- 제8항에 있어서, 상기 제1 절연층은 산화규소를 포함하는, 메모리 디바이스.
- 제10항에 있어서, 상기 제2 절연층은 저유전율 재료(low dielectric material)를 포함하는, 메모리 디바이스.
- 제8항에 있어서, 상기 제2 절연층은 상기 제1 절연층의 두께보다 더 두꺼운 두께를 갖는, 메모리 디바이스.
- 제1항에 있어서, 상기 하단 전극에 결합된 하단 접촉 와이어를 더 포함하는, 메모리 디바이스.
- 제1항에 있어서, 상기 하단 전극은 TiN, TaN 또는 W 중 적어도 하나를 포함하는, 메모리 디바이스.
- 제1항에 있어서, 상기 상단 전극은 TiN, TaN 또는 Ru 중 적어도 하나를 포함하는, 메모리 디바이스.
- 제1항에 있어서, 상기 제2 높이(H2)는 적어도 10㎚만큼 상기 제1 높이(H1)보다 더 높은, 메모리 디바이스.
- 제16항에 있어서, 상기 제1 높이(H1)는 적어도 10㎚만큼 상기 제3 높이(H3)보다 더 높은, 메모리 디바이스.
- 제8항에 있어서, 상기 제1 절연층과 상기 상단 전극 사이에 삽입된 제3 절연층을 더 포함하는, 메모리 디바이스.
- 제1항에 있어서, 상기 상단 전극의 두께는 상기 유전체층의 두께의 적어도 2배인, 메모리 디바이스.
- 메모리 디바이스로서,
복수의 메모리 셀로서, 상기 메모리 셀의 각각은 하단 전극, 상단 전극, 및 상기 하단 전극과 상기 상단 전극 사이에 삽입된 유전체층을 포함하고, 상기 메모리 셀의 각각은 상기 하단 전극의 하부 표면에서 상기 상단 전극의 상단 표면까지 연장되는 제1 높이(H1)를 가진, 상기 복수의 메모리 셀;
상기 메모리 셀의 절연층 피복 측면 표면; 및
상기 절연층 내 개구를 통해 상기 상단 전극에 결합된 상단 접촉 와이어로서, 폭, 2개의 인접한 메모리 셀 사이의 위치에서 제2 높이(H2), 및 상기 상단 접촉 와이어의 상단 표면과 상기 절연층 사이에서 연장되는 제3 높이(H3)를 가진 상기 상단 표면을 가진, 상기 상단 접촉 와이어
를 포함하되,
상기 2개의 인접한 메모리 셀의 하단 전극 사이의 거리는 상기 폭보다 더 작고;
상기 높이는 다음의 조건, 즉, H2>H1>H3을 충족시키는, 메모리 디바이스.
Applications Claiming Priority (1)
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|---|---|---|---|
| PCT/CN2020/107856 WO2022027608A1 (en) | 2020-08-07 | 2020-08-07 | Memory device having improved memory cell structures to prevent formation of voids therein |
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| Application Number | Title | Priority Date | Filing Date |
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