CN114365299A - 具有防止存储器件内形成空洞的改进式存储器单元结构的存储器件 - Google Patents
具有防止存储器件内形成空洞的改进式存储器单元结构的存储器件 Download PDFInfo
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- 230000015572 biosynthetic process Effects 0.000 title description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 7
- 229910044991 metal oxide Inorganic materials 0.000 claims description 7
- 150000004706 metal oxides Chemical class 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 3
- 230000008859 change Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 121
- 238000000034 method Methods 0.000 description 30
- 230000008569 process Effects 0.000 description 25
- 239000010408 film Substances 0.000 description 15
- 238000001020 plasma etching Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 7
- 238000009413 insulation Methods 0.000 description 5
- 229910052718 tin Inorganic materials 0.000 description 5
- 229910003070 TaOx Inorganic materials 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910004541 SiN Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910003087 TiOx Inorganic materials 0.000 description 1
- 229910003134 ZrOx Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- WABPQHHGFIMREM-OUBTZVSYSA-N lead-208 Chemical compound [208Pb] WABPQHHGFIMREM-OUBTZVSYSA-N 0.000 description 1
- WABPQHHGFIMREM-AKLPVKDBSA-N lead-210 Chemical compound [210Pb] WABPQHHGFIMREM-AKLPVKDBSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- HLLICFJUWSZHRJ-UHFFFAOYSA-N tioxidazole Chemical compound CCCOC1=CC=C2N=C(NC(=O)OC)SC2=C1 HLLICFJUWSZHRJ-UHFFFAOYSA-N 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
- H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Semiconductor Memories (AREA)
Abstract
一种存储器件包括存储器单元，该存储器单元包括底电极，顶电极以及设于所述底电极和所述顶电极之间的介电层。所述底电极具有第一宽度W1。所述顶电极具有顶面，该顶面具有介于该顶面的两边缘之间的第二宽度W2。所述存储器单元具有从所述底电极的底面延伸至所述顶电极的顶面的第一高度H1。所述存储器件还包括与所述顶电极连接的顶部接触导线。该顶部接触导线具有宽度为第三宽度W3的顶面、处于两个相邻存储器单元之间的第二高度H2以及延伸于所述顶部接触导线的顶面与所述绝缘层之间的第三高度H3，其中，W1>W3>W2，而且H2>H1>H3。
Description
技术领域
本发明总体涉及含有多个存储器单元的存储器件，尤其涉及含有多个存储器单元且这些存储器单元具有防止存储器件内形成空洞的改进式单元结构的存储器件。
背景技术
手机、计算机、汽车、显示器等许多电子设备均含有存储器件。存储器件被用于存储用于各种目的数据。取决于断电后所存储的数据是被保留还是被擦除，存储器件一般包括两种存储类型。对于易失性存储器件，每当易失性存储器件的电源关断时，其内的数据均将被清除。然而，对于非易失性存储器件，即使在电源关断时，其内保存的数据仍会得到保留。
存储器件通常包括拥有数万个存储器单元的存储器阵列。图1A至图1C为一种现有存储器件100制造方法的示意图。参考图1A，存储器件100包括多个存储器单元101。每一个存储器单元101包括底电极102，顶电极104，设于底电极102和顶电极104之间的介电层106，以及设于顶电极104上的第一绝缘层108。底电极102通过过孔112与底部接触导线110连接。顶电极104与顶部接触导线(未图示)连接。底部接触导线设于衬底114上。过孔112设置于将底电极102与底部接触导线110隔开的第二绝缘层116内。存储器单元101上设置覆盖存储器单元101侧面和顶面的第三绝缘层118。第三绝缘层118上形成第四绝缘层120。
图1A所示为在第三绝缘层118上沉积第四绝缘层120的中间阶段。图1B所示为在第三绝缘层118上沉积第四层120的后一中间阶段。图1C所示为最终形式的第四绝缘层120。如图1C所示，由于存储器单元101高密度设置于存储器件100之内，沉积工艺在第四绝缘层120中形成空洞130。空洞130导致存储器件100的性能和可靠性下降。在一些情形中，需要增大存储器单元101的厚度，这将导致该空洞形成问题进一步加剧。
发明内容
本发明的一个方面涉及一种存储器件。该存储器件包括存储器单元，该存储器单元包括底电极，顶电极以及设于所述底电极和所述顶电极之间的介电层。所述底电极具有第一宽度W1。所述顶电极具有顶面，该顶面具有介于该顶面的两边缘之间的第二宽度W2。所述存储器单元具有从所述底电极的底面延伸至所述顶电极的顶面的第一高度H1。所述存储器件还包括绝缘层和顶部接触导线。所述绝缘层覆盖所述存储器单元的侧面。所述顶部接触导线经所述绝缘层内的开孔与所述顶电极连接。该顶部接触导线具有宽度为第三宽度W3的顶面，处于两个相邻存储器单元之间的第二高度H2，以及延伸于所述顶部接触导线的顶面与所述绝缘层之间的第三高度H3。各所述宽度和各所述高度满足如下条件：W1>W3>W2；H2>H1>H3。在一些实施方式中，所述存储器件还包括与所述底电极连接的底部接触导线。
在一些实施方式中，所述底电极的底面与所述存储器单元的侧面之间的角度小于82度。
在一些实施方式中，所述顶电极的顶面为平面、凸面或凹面。两个相邻存储器单元的底电极之间的距离小于所述第三宽度W3。
在一些实施方式中，所述介电层为电阻随所述顶电极与所述底电极之间的电压变化而变化的电阻层。在一些实施方式中，所述电阻层包括第一薄膜以及设于该第一薄膜上的第二薄膜，该第二薄膜与所述第一薄膜不同。在一些实施方式中，所述第一薄膜包括第一金属氧化物；所述第二薄膜包括第二金属氧化物。
在一些实施方式中，所述绝缘层为第一绝缘层，而且该存储器件进一步包括设于所述第一绝缘层之上以及设置于两个相邻顶部接触导线之间的第二绝缘层。所述第二绝缘层在两个相邻顶部接触导线之间不含空洞。在一些实施方式中，所述第一绝缘层包括氧化硅。所述第二绝缘层包括低介电材料。在一些实施方式中，所述第二绝缘层的厚度大于所述第一绝缘层的厚度。
在一些实施方式中，所述底电极包括TiN、TaN以及W当中的至少一者。在一些实施方式中，所述顶电极包括TiN、TaN以及Ru当中的至少一者。
在一些实施方式中，所述第二高度H2比所述第一高度H1大至少10nm。在一些实施方式中，所述第一高度H1比所述第三高度H3大至少10nm。
在一些实施方式中，所述存储器件还包括设于所述第一绝缘层和所述顶电极之间的第三绝缘层。所述顶部接触导线经所述第一绝缘层和所述第三绝缘层中的开孔与所述顶电极连接。在一些实施方式中，所述顶电极的厚度至少为所述介电层的厚度的两倍。
本发明的另一方面涉及一种存储器件。该存储器件包括多个存储器单元。每一个存储器单元包括底电极，顶电极以及设于所述底电极和所述顶电极之间的介电层。每一个存储器单元具有从所述底电极的底面延伸至所述顶电极的顶面的第一高度H1。所述存储器件还包括：覆盖所述存储器单元侧面的绝缘层；以及经所述绝缘层内的开孔与所述顶电极连接的顶部接触导线。所述顶部接触导线具有一定宽度的顶面、处于两个相邻存储器单元之间的第二高度H2以及延伸于所述顶部接触导线的顶面与所述绝缘层之间的第三高度H3。两个相邻存储器单元的底电极之间的距离小于所述顶面的宽度。所述各高度满足如下条件：H2>H1>H3。
当参考附图考察下文及权利要求时，本文公开的各装置、系统及方法的上述和其他特征以及操作方法和相关结构元件的功能将变得更加容易理解，所有附图均构成本说明书的一部分。然而，应该明确理解的是，附图仅出于说明和描述目的，并不旨在界定出本发明的限制范围。应该理解的是，无论是上文的概述内容，还是下文的详述内容，均仅为举例性和阐述性内容，并不对所要求保护的本发明有所限制。
附图说明
本技术各种实施方式的某些特征具体描述于权利要求中。通过参考下文具体描述以及附图，可以获得对本技术特征和优点的更佳理解，下文具体描述给出了对本发明原理加以利用的说明性实施方式。通过参考以下附图，可更加易于理解本发明的非限制性实施方式。
图1A至图1C为现有存储器件100制造工艺示意图。
图2A为根据一种例示实施方式的存储器件沿X方向截面示意图。
图2B为根据一种例示实施方式的图2A存储器件沿Y方向截面示意图。
图3A为根据一种例示实施方式的另一存储器件沿X方向截面示意图。
图3B为根据一种例示实施方式的另一存储器件沿X方向截面示意图。
图4A为根据一种例示实施方式的存储器件沿X方向截面示意图。
图4B为根据一种例示实施方式的图4A存储器件沿Y方向截面示意图。
图5为根据一种例示实施方式的另一存储器件沿X方向截面示意图。
图6所示为根据一种例示实施方式含本发明存储器单元的存储器阵列的一部分。
具体实施方式
以下，参考附图，描述本发明的非限制性实施方式。应该理解的是，本文所公开的任何实施方式的具体特征和方面均可与本文所公开的任何其他实施方式的具体特征和方面一起使用且/或相互结合。还应该理解的是，此类实施方式为举例，而且仅阐述了本发明范围内的一小部分实施方式。对于本发明所属技术领域的技术人员而言容易理解的各种变化和修饰均视为落于如权利要求进一步限定的本发明精神、范围及构思之内。
本文所公开的技术提供能够克服现有存储器件缺点的存储器件。以下实施方式提供的方案所实现的存储器件能够通过改进存储器单元结构而防止存储器单元之间在层间绝缘层沉积过程中形成空洞，从而提高存储器件的可靠性和稳健性。存储器单元结构的改进包括：将存储器单元的侧面改成斜坡，以促进层间绝缘层在存储器单元上的叠合。
以下，参考附图，对各实施方式进行描述。首先，参考图2A和图2B。图2A为根据一种例示实施方式的存储器件200沿X方向截面示意图。图2B为根据一种例示实施方式的存储器件200沿Y方向截面示意图。
参考图2A和图2B，存储器件200包括多个存储器单元201(图2A中示出两个)。每一个存储器单元201包括底电极202，顶电极204以及设于底电极202和顶电极204之间的介电层206。底电极202具有第一宽度W1。顶电极204的顶面204-1具有限定于顶面204-1的两边缘之间的第二宽度W2。顶电极204与顶部接触导线208连接。顶部接触导线208的顶面208-1具有第三宽度W3。底电极202通过过孔212与底部接触导线210连接。底部接触导线210设于衬底214上。过孔212设于将底电极202与底部接触导线210隔开的第一绝缘层216中。存储器单元201上设有覆盖存储器单元201的侧面201-1和顶面的第二绝缘层218。第二绝缘层218上形成第三绝缘层220。
参考图2B，存储器单元201具有从底电极202的底面202-1延伸至顶电极204的顶面204-1的第一高度H1。顶部接触导线208具有处于两个相邻存储器单元201之间的第二高度H2，以及延伸于顶部接触导线208的顶面208-1与第二绝缘层218之间的第三高度H3。顶部接触导线208通过第二绝缘层218和第三绝缘层220中的开孔(图2A)与顶电极204连接。在图2A和图2B所示的改进式存储器单元结构中，宽度W1，W2，W3和高度H1，H2，H3满足以下条件：W1>W3>W2，H2>H1>H3。这些条件限定出能够防止第三绝缘层220中形成空洞的改进结构。如图2A所示，第三绝缘层220的两个相邻的顶部接触导线208之间未形成空洞。该结构使得存储器单元201在底电极202的底面202-1与存储器单元201的侧面201-1之间存在小于82度的倾角θ。在一些情形中，角度θ可限定于存储器单元201的侧面201-1与顶电极204的底面之间。
在一些实施方式中，在该改进式存储器单元结构中，第二高度H2比第一高度H1至少大10nm。第一高度H1比第三高度H3至少大10nm。在一些实施方式中，顶电极204的厚度t1大于介电层206厚度t2的两倍。在一种例示存储器单元结构中，第一高度H1、第二高度H2以及第三高度H3可例如分别为110nm、135nm以及65～75nm。
在一些实施方式中，图2A和图2B所示改进式存储器单元结构进一步在两个相邻存储器单元201的底电极之间存在距离(图2A中的S1或图2B中的S2)，其中，第三宽度W3大于S1或S2，且H2>H1>H3。例如，第三宽度W3和距离S1或S2可分别为150nm以及小于120nm。这些条件同样使得存储器单元201在底电极202的底面202-1与存储器单元201的侧面201-1之间存在小于82度的倾角θ。
在一些实施方式中，底电极202可至少含TiN、TaN、W或其他合适导电材料当中的至少一者。在一些实施方式中，顶电极204含TiN、TaN、Ru、Pt、Ir、W以及其他合适导电材料当中的至少一者。介电层206可以为所含电阻材料的电阻随顶电极204与底电极202间电压的变化而变化的电阻层。介电层206可例如含Ta2O5、TaOx、HfOx、WOx、TiOx、ZrOx等一种或多种电阻性金属氧化物。在一些实施方式中，介电层206可包括一层或多层薄膜。介电层206可例如具有第一薄膜以及设于第一薄膜上的第二薄膜。第二薄膜可与第一薄膜不同。在一些实施方式中，第一薄膜含第一金属氧化物，第二薄膜含第二金属氧化物。例如，第一薄膜可以为TaOx，而第二薄膜可以为HfOx。
顶部接触导线208和底部接触导线210可含有金属等导电材料。接触导线例如含Cu、Al、Au、Pt、W等。
第一绝缘层216可含SiON、SiN、SiOx、CSiNH、CSiOH或其他绝缘材料。衬底214可内含用于操作存储器件200的电路。第二绝缘层218可含SiO2、Si3N4、TEOS、CSiNH等。第二绝缘层218延伸至覆盖第一绝缘层216的顶面。存储器单元201的侧面201-1可包含底电极202、顶电极204以及介电层206的侧面。底电极202、顶电极204以及介电层206的侧面可由第二绝缘层218等绝缘层覆盖。在一些实施方式中，底电极202、顶电极204以及介电层206的侧面可由底电极202、顶电极204或介电层206的一种或多种氧化物覆盖。第三绝缘层220可含
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等低介电材料。
图3A为根据一种例示实施方式的存储器件300沿X方向截面示意图。存储器件300包括多个存储器单元301(图3A中示出两个)。每一个存储器单元301包括底电极302，顶电极304以及设于底电极302和顶电极304之间的介电层306。底电极302具有第一宽度W1。顶电极304的顶面304-1为凸面。虽然顶电极304的顶面304-1不为平坦面或平面，但顶面304-1具有限定于顶面304-1两边缘之间的第二宽度W2。顶电极304与顶部接触导线308连接。顶部接触导线308的顶面308-1具有第三宽度W3。第一宽度W1、第二宽度W2以及第三宽度W3满足以下条件：W1>W3>W2。底电极302通过过孔312与底部接触导线310连接。底部接触导线310设于衬底314上。过孔312设于将底电极302与底部接触导线310隔开的第一绝缘层316中。存储器单元301上设有覆盖存储器单元301的侧面301-1和顶面的第二绝缘层318。第二绝缘层318上形成有第三绝缘层320。存储器件300沿Y方向的截面图与图2B所示类似，因此存储器单元300沿Y方向的存储器单元结构不再赘述。需要注意的是，存储器件300的相应高度H1，H2，H3同样满足如图2B所示的如下条件：H2>H1>H3。图3A所示出的结构在底电极302的底面302-1与存储器单元301的侧面301-1之间存在小于82度的倾角θ。
图3B为根据一种例示实施方式的另一存储器件350沿X方向截面示意图。存储器件350包括多个存储器单元351(图3B中示出两个)。每一个存储器单元351包括底电极352，顶电极354以及设于底电极352和顶电极354之间的介电层356。底电极352具有第一宽度W1。顶电极354的顶面354-1为凹面。虽然顶电极354的顶面354-1不为平坦面或平面，但顶面354-1具有限定于顶面354-1的两边缘之间的第二宽度W2。顶电极354与顶部接触导线358连接。顶部接触导线358的顶面358-1具有第三宽度W3。第一宽度W1、第二宽度W2以及第三宽度W3满足以下条件：W1>W3>W2。底电极352通过过孔362与底部接触导线360连接。底部接触导线360设于衬底364上。过孔362设于将底电极352与底部接触导线360隔开的第一绝缘层366中。存储器单元351上设有覆盖存储器单元351的侧面351-1和顶面的第二绝缘层368。第二绝缘层368上形成有第三绝缘层370。存储器件350沿Y方向的截面图与图2B所示类似，因此存储器单元350沿Y方向的存储器单元结构不再赘述。需要注意的是，存储器件350的相应高度H1，H2，H3同样满足如图2B所示的如下条件：H2>H1>H3。图3B所示出的结构在底电极352的底面352-1与存储器单元351的侧面351-1之间存在小于82度的倾角θ。
现在参考图4A和图4B。图4A为根据一种例示实施方式的存储器件400沿X方向截面示意图。图4B为根据一种例示实施方式的存储器件400沿Y方向截面示意图。
参考图4A和图4B，存储器件400包括多个线性存储器单元401(图4A中示出两个)。每一个存储器单元401包括底电极402，顶电极404以及设于底电极402和顶电极404之间的介电层406。底电极402具有第一宽度W1。顶电极404的顶面404-1具有限定于顶面404-1的两边缘之间的第二宽度W2。顶电极404与顶部接触导线408连接。顶部接触导线408的顶面408-1具有第三宽度W3。底电极402通过过孔412与底部接触导线410连接。底部接触导线410设于衬底414上。过孔412设于将底电极402与底部接触导线410隔开的第一绝缘层416中。存储器单元401上设有覆盖存储器单元401的侧面401-1和顶面的第二绝缘层418。第二绝缘层418上形成第三绝缘层420。存储器件400的两个相邻存储器单元401的底电极402之间存在距离S。
参考图4B，存储器单元401具有从底电极402的底面402-1延伸至顶电极404的顶面404-1的第一高度H1。顶部接触导线408具有处于线性存储器单元401的边缘外侧的第二高度H2，以及延伸于顶部接触导线的顶面408-1与第二绝缘层418之间的第三高度H3。顶部接触导线408通过第二绝缘层418和第三绝缘层420中的开孔与顶电极404连接(图4A)。
在图4A和图4B所示的改进式存储器单元结构中，宽度W1，W2，W3和高度H1，H2，H3满足以下条件：W1>W3>W2，H2>H1>H3。作为替代方案或追加方案，底电极402之间的距离S，宽度W3以及高度H1，H2，H3满足如下条件：W3>S，且H2>H1>H3。这些条件限定出能够防止第三绝缘层420中形成空洞的改进结构。如图4A所示，第三绝缘层420的两个相邻顶部接触导线408之间未形成空洞。该结构使得存储器单元401在底电极402的底面402-1与存储器单元401的侧面401-1之间存在小于82度的倾角θ。在一些情形中，角度θ可限定于存储器单元401的侧面401-1与顶电极404的底面之间。
在一些实施方式中，在图4A和图4B中的改进式存储器单元结构中，第二高度H2比第一高度H1至少大10nm。第一高度H1比第三高度H3至少大10nm。在一些实施方式中，顶电极404的厚度t1大于介电层406的厚度t2的两倍。在一种例示存储器单元结构中，第一高度H1、第二高度H2以及第三高度H3可例如分别为110nm、135nm以及65～75nm。在另一例中，底电极402之间的距离S和宽度W3可分别小于120nm和150nm。
图5为根据一种例示实施方式的另一存储器件500沿X方向截面示意图。存储器件500包括多个存储器单元501(图5A中示出两个)。每一个存储器单元501包括底电极502，顶电极504，设于底电极502和顶电极504之间的介电层506，以及绝缘侧墙508。在一些实施方式中，绝缘侧墙508含底电极502、顶电极504或介电层506的一种或多种氧化物。存储器单元501上设有硬掩模510。顶电极504与顶部接触导线512连接。底电极502通过过孔516与底部接触导线514连接。底部接触导线514设于衬底518上。过孔516设于将底电极502与底部接触导线514隔开的第一绝缘层520中。存储器单元501上设有覆盖存储器单元501的侧面501-1和硬掩模510的顶面的第二绝缘层522。硬掩模510可以为介于第二绝缘层522和顶电极504之间的绝缘层。第二绝缘层522上形成有第三绝缘层524。存储器件500可具有与以上结合图2A和图2B(或图4A和图4B)所述类似的宽度和高度条件，以防止第三绝缘层524中形成空洞。存储器单元501在底电极502的底面502-1与存储器单元501的侧面501-1之间存在小于82度的倾角θ。
在一种非限制性示例中，介电层(如介电层206(图2A和图2B)、306(图3A)、356(图3B)、406(图4A和图4B)及506(图5))可含TaOx和HfO2，并具有30nm厚度。顶电极(如顶电极204(图2A和图2B)、304(图3A)、354(图3B)、404(图4A和图4B)及504(图5))可含TiN，并具有至少为介电层厚度两倍的厚度。在一些实施方式中，顶电极的厚度可至少为介电层厚度的三倍，以使得在各绝缘层中形成将顶电极连接至顶部接触导线的开孔的工艺实现更佳的工艺裕度。在一些实施方式中，顶电极厚度可至少为60nm或90nm。
举例而言，参考图5，通过刻蚀工艺形成贯穿第三绝缘层524(
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65nm)、第二绝缘层522(TEOS，25nm)以及硬掩模510(氮化硅，10nm)的开孔，以令顶部接触导线512置于其中。在第二绝缘层522上形成第三绝缘层524之后，第三绝缘层524的表面通常较为粗糙，需要平坦化。其中，通过用化学机械研磨(CMP)法实现第三绝缘层524的平坦化，并利用反应离子蚀刻(RIE)法去除第三绝缘层524、第二绝缘层522及硬掩模510的一部分，以形成开孔。该工艺的效果定义如下：在典型情形中，CMP法将第三绝缘层524磨去目标厚度，而RIE法将顶电极504上的绝缘层除去目标量；在最差情形中，CMP后的第三绝缘层524的剩余厚度为目标厚度的120％，而RIE法去除目标量的95％；在最佳情形中，CMP后的第三绝缘层524的剩余厚度为目标厚度的80％，而RIE法去除目标量的105％。为了确保将顶部接触导线512与顶电极504连接，RIE法最好能够去除顶电极504的一部分。这一工艺称为过刻蚀。下表I汇总了在顶电极厚度(如顶电极504(60nm))两倍于介电层厚度(如介电层506(30nm))的存储器单元结构中形成开孔时的工艺裕度。下表II汇总了在顶电极厚度(如顶电极504(90nm))三倍于介电层厚度(如介电层506(30nm))的存储器单元结构中形成开孔时的工艺裕度。从表I和表II可以看出，当顶电极厚度为介电层厚度的两倍时，可以获得尚佳的工艺裕度；而当顶电极厚度为介电层厚度的三倍时，即使在最差工艺条件下，仍能获得良好的工艺裕度。
表I
| 第二绝缘层/第三绝缘层RIE速率比 | 0.4 | 0.45 | 0.5 | 0.55 | 0.65 |
| 最差工艺情形 | N | N | N | N | A |
| 典型工艺情形 | N | N | A | G | G |
| 最佳工艺情形 | A | G | G | G | G |
N：无工艺裕度；A：可接受的工艺裕度；G：良好的工艺裕度。
表II
| 第二绝缘层/第三绝缘层RIE速率比 | 0.3 | 0.4 | 0.5 | 0.55 | 0.65 |
| 最差工艺情形 | N | A | G | G | G |
| 典型工艺情形 | N | A | G | G | G |
| 最佳工艺情形 | A | G | G | G | G |
N：无工艺裕度；A：可接受的工艺裕度；G：良好的工艺裕度。
本文公开的存储器单元结构可用于形成存储器件的存储器阵列。图6所示为根据一种例示实施方式包括本发明存储器单元结构的存储器件600的一部分。存储器件600包括多个存储器单元602。每一个存储器单元可包括电阻元件604和晶体管606。存储器阵列600采用含字线610和位线620的交叉点结构。字线610和位线620的延伸方向彼此正交。字线610与位线620的每一个交叉点上设置一个电阻式存储器单元602。字线610与字线解码器615连接，字线解码器615用于选择与相应一行电阻式存储器单元602连接的一条字线。位线620与位线解码器625连接，位线解码器625用于选择与相应一列电阻式存储器单元602连接的一条位线。存储器阵列600还包括与字线610平行延伸的多条源线630。在一些实施方式中，源线630也可与位线620平行延伸。
晶体管606的栅极与字线610连接。晶体管606的源极与源线630连接，晶体管606的漏极与电阻元件604的一端连接。电阻元件604的另一端与位线620连接。取决于经被选字线610和被选位线620施加在处于被选字线610和被选位线620交叉点上的电阻式存储器单元602上的相应电压脉冲的持续时间、大小及极性，该电阻式存储器单元102接受读取、复位或置位操作。
采用上述存储器单元的存储器阵列可应用于各种电子器件和系统。例如，该存储器阵列可作为微控制单元、射频识别系统等的部件。
虽然本文中描述了本发明内容之原理的示例和特征，但是在不脱离本发明内容实施方式的精神和范围的情况下，还可进行修饰和更改，并且存在其他的实现形式。此外，“包括”、“具有”、“包含”、“内含”四词以及其他类似形式旨在在含义上等同，而且为开放性词语，也就是说，这些词当中的任一词后所跟的一个或多个物项并不旨在为这一或这些物项的穷举式罗列，也不旨在为仅限于所列出的一个或多个物项。必须注意的是，在本文和权利要求书中，除非上下文另外明确指出，否则未指明数目之物不但包含单数之意，还涵盖复数之意。
本文所给出的实施方式的描述详细程度足以令本领域技术人员能够实践所公开的技术方案。除此之外，还可使用其他实施方式，或者从中导出其他实施方式，因此在不脱离本发明范围的情况下，还可在结构上和逻辑上做出替代和变化。因此，该“具体实施方式”部分不应理解为具有限制性，而且各种实施方式的范围仅由权利要求以及这些权利要求所有等效物限定。
Claims (20)
1.一种存储器件，其特征在于，包括：
存储器单元，所述存储器单元包括底电极，顶电极以及设置于所述底电极和所述顶电极之间的介电层，其中：
所述底电极具有第一宽度W1；
所述顶电极具有顶面，其中，所述顶面具有介于所述顶面的两边缘之间的第二宽度W2；以及
所述存储器单元具有从所述底电极的底面延伸至所述顶电极的所述顶面的第一高度H1；
覆盖所述存储器单元的侧面的绝缘层；以及
经所述绝缘层内的开孔与所述顶电极连接的顶部接触导线，其中，所述顶部接触导线具有为第三宽度W3的顶面、处于两个相邻的所述存储器单元之间的第二高度H2以及延伸于所述顶部接触导线的所述顶面与所述绝缘层之间的第三高度H3，
其中，各所述宽度和各所述高度满足如下条件：W1>W3>W2以及H2>H1>H3。
2.如权利要求1所述的存储器件，其特征在于，所述底电极的所述底面与所述存储器单元的所述侧面当中的一个侧面之间的角度小于82度。
3.如权利要求1所述的存储器件，其特征在于，所述顶电极的所述顶面为平面、凸面或凹面。
4.如权利要求1所述的存储器件，其特征在于，两个相邻的所述存储器单元的底电极之间的距离小于所述第三宽度W3。
5.如权利要求1所述的存储器件，其特征在于，所述介电层为电阻随所述顶电极与所述底电极之间的电压变化而变化的电阻层。
6.如权利要求5所述的存储器件，其特征在于，所述电阻层包括第一薄膜以及设置于所述第一薄膜上的第二薄膜，其中，所述第二薄膜与所述第一薄膜不同。
7.如权利要求6所述的存储器件，其特征在于：
所述第一薄膜包括第一金属氧化物；
所述第二薄膜包括第二金属氧化物。
8.如权利要求1所述的存储器件，其特征在于，所述绝缘层为第一绝缘层，并且所述存储器件进一步包括设置于所述第一绝缘层之上以及设置于两个相邻的所述顶部接触导线之间的第二绝缘层。
9.如权利要求8所述的存储器件，其特征在于，所述第二绝缘层在两个相邻的所述顶部接触导线之间不含空洞。
10.如权利要求8所述的存储器件，其特征在于，所述第一绝缘层包括氧化硅。
11.如权利要求10所述的存储器件，其特征在于，所述第二绝缘层包括低介电材料。
12.如权利要求8所述的存储器件，其特征在于，所述第二绝缘层的厚度大于所述第一绝缘层的厚度。
13.如权利要求1所述的存储器件，其特征在于，还包括与所述底电极连接的底部接触导线。
14.如权利要求1所述的存储器件，其特征在于，所述底电极包括TiN、TaN以及W当中的至少一者。
15.如权利要求1所述的存储器件，其特征在于，所述顶电极包括TiN、TaN以及Ru当中的至少一者。
16.如权利要求1所述的存储器件，其特征在于，所述第二高度H2比所述第一高度H1大至少10nm。
17.如权利要求16所述的存储器件，其特征在于，所述第一高度H1比所述第三高度H3大至少10nm。
18.如权利要求8所述的存储器件，其特征在于，还包括设置于所述第一绝缘层和所述顶电极之间的第三绝缘层。
19.如权利要求1所述的存储器件，其特征在于，所述顶电极的厚度至少为所述介电层的厚度的两倍。
20.一种存储器件，其特征在于，包括：
多个存储器单元，所述多个存储器单元当中的每一个包括底电极，顶电极以及设置于所述底电极和所述顶电极之间的介电层，其中，所述多个存储器单元当中的每一个具有从所述底电极的底面延伸至所述顶电极的所述顶面的第一高度H1；
覆盖所述存储器单元的侧面的绝缘层；以及
经所述绝缘层内的开孔与所述顶电极连接的顶部接触导线，其中，所述顶部接触导线具有一宽度的顶面、处于两个相邻的所述存储器单元之间的第二高度H2以及延伸于所述顶部接触导线的所述顶面与所述绝缘层之间的第三高度H3，
其中，两个相邻的所述存储器单元的底电极之间的距离小于所述宽度，
其中，各所述高度满足如下条件：H2>H1>H3。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2020/107856 WO2022027608A1 (en) | 2020-08-07 | 2020-08-07 | Memory device having improved memory cell structures to prevent formation of voids therein |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114365299A true CN114365299A (zh) | 2022-04-15 |
Family
ID=80120068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202080017725.5A Pending CN114365299A (zh) | 2020-08-07 | 2020-08-07 | 具有防止存储器件内形成空洞的改进式存储器单元结构的存储器件 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20230247920A1 (zh) |
| KR (1) | KR20230095919A (zh) |
| CN (1) | CN114365299A (zh) |
| WO (1) | WO2022027608A1 (zh) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8124483B2 (en) * | 2007-06-07 | 2012-02-28 | Infineon Technologies Ag | Semiconductor devices and methods of manufacture thereof |
| US20140216539A1 (en) * | 2011-04-28 | 2014-08-07 | Brookhaven Science Associates, Llc | Interdigitated electrical contacts for low electronic mobility semiconductors |
| US10714679B2 (en) * | 2018-02-08 | 2020-07-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMP stop layer and sacrifice layer for high yield small size MRAM devices |
| KR102601000B1 (ko) * | 2018-09-11 | 2023-11-13 | 삼성전자주식회사 | 반도체 장치 및 제조방법 |
-
2020
- 2020-08-07 KR KR1020237007969A patent/KR20230095919A/ko active Search and Examination
- 2020-08-07 WO PCT/CN2020/107856 patent/WO2022027608A1/en active Application Filing
- 2020-08-07 CN CN202080017725.5A patent/CN114365299A/zh active Pending
-
2023
- 2023-02-07 US US18/106,740 patent/US20230247920A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR20230095919A (ko) | 2023-06-29 |
| US20230247920A1 (en) | 2023-08-03 |
| WO2022027608A1 (en) | 2022-02-10 |
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