DE102008018791B3

DE102008018791B3 - Verfahren und Vorrichtung zur Erzeugung eines digitalen Datensignals und dessen Verwendung

Info

Publication number: DE102008018791B3
Application number: DE102008018791A
Authority: DE
Inventors: Dirk Scheideler; Otto Schumacher; Karthik San Jose Gopalakrishnan
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2008-03-29
Filing date: 2008-04-15
Publication date: 2009-11-05
Anticipated expiration: 2028-04-16
Also published as: US7902876B2; US20090243684A1

Abstract

In einer Ausführungsform betrifft die Erfindung einen integrierten Schaltkreis, aufweisend mindestens einen Datensignaleingang (data1, data2), mindestens einen Taktsignaleingang (Clock), mindestens einen Steuersignaleingang (Cnt_del 1, Cnt_del 2) und einen Datensignalausgang (Data_out). Erfindungsgemäß ist der integrierte Schaltkreis dazu eingerichtet, an seinem Ausgang (Data_out) ein digitales Datensignal mit variabler Symboldauer bereitzustellen, wobei die Symboldauer mittels des Steuersignals (Cnt_del 1, Cnt_del 2) steuerbar ist. Eine weitere Ausführungsform der Erfindung betrifft ein Verfahren zur Erzeugung eines digitalen Datensignals mit variabler Symboldauer, bei welchem aus mindestens einem ersten Datensignal, mindestens einem ersten Taktsignal und mindestens einem Steuersignal ein Ausgangssignal erzeugt wird. Dazu wird mindestens ein zweites Taktsignal aus dem ersten Taktsignal erzeugt, wobei das zweite Taktsignal eine variable Verzögerung aufweist und die Verzögerung in Abhängigkeit des Wertes des mindestens einen Steuersignals eingestellt wird. Das Ausgangssignal wird aus dem mindestens einem ersten Datensignal gebildet, wobei die Ausgabe flankensynchron zu dem ersten und zweiten Taktsignal erfolgt.

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung betrifft eine Vorrichtung in Form eines integrierten Schaltkreises und ein Verfahren zur Erzeugung eines digitalen Datensignals mit variablem Tastverhältnis. Solche Datensignale können beispielsweise zum Test von Halbleiterbauelementen verwendet werden.
Digitale Halbleiterbauelemente, wie beispielsweise Logikbausteine, Mikroprozessoren, Mikrocontroller, digitale Signalprozessoren oder Halbleiterspeicher arbeiten mit Nutzdaten, welche digital codiert sind. Die Nutzdaten bestehen dabei aus einzelnen Bits, welche zwei logische Zustände einnehmen können. Üblicherweise sind diese beiden logischen Zustände durch zwei unterschiedliche elektrische Potentiale codiert. Beispielsweise kann ein logischer Zustand durch eine Spannung von 0 V und der andere logische Zustand durch eine Spannung von 1.2 V repräsentiert werden. Selbstverständlich sind auch beliebige andere Spannungswerte wählbar und geläufig. Zwischen beiden Spannungsniveaus und in hinreichendem Abstand zu diesen wird ein Schwellenwert definiert, bei welchem eine vom Sollwert abweichende Spannung entweder dem einen oder dem anderen logischen Zustand zugeordnet wird.
Halbleiterbausteine der eingangs genannten Art weisen oft mehrere, parallele Datenleitungen auf, mittels derer mehrere Bits parallel verarbeitet werden können. Die Anzahl der parallel geführten Leitungen entspricht dabei oftmals der logischen Gruppierung einzelner Bits. Beispielsweise können 8 Bit zu einem Byte zusammengefasst werden. In diesem Fall weisen die Halbleiterbauelemente oftmals 8, 16 oder 32 parallele Datenleitungen auf, um entsprechend 1, 2 oder 4 Bytes parallel verarbeiten zu können.
Im Regelfall wird mehr als ein Bit bzw. mehr als ein Byte sequenziell vom Halbleiterbauelement bearbeitet. In diesem Fall müssen die einzelnen Symbole, welche jeweils ein Bit repräsentieren, einen definierten Abstand voneinander aufweisen, um vom Halbleiterbauelement als unterschiedliche Bits erkannt zu werden.
Um die Einhaltung eines korrekten Zeitabstandes zwischen einzelnen Symbolen eines Datensignals sicherzustellen, wird in der Regel ein Taktsignal vorgesehen, welches mehrere Halbleiterbauelemente oder mehrere Schaltkreise auf einem Halbleiterbauelement synchronisiert. Dabei treten jedoch Ungenauigkeiten auf, welche zu Fehlern beim Betrieb des Halbleiterbauelementes führen können. Beispielsweise können die Datensignale dem Taktsignal vor- oder nacheilen. Auch steht es dem Benutzer frei, für unterschiedliche Anwendungen des Halbleiterbauelementes Taktsignale mit unterschiedlicher Frequenz vorzusehen, so dass das Halbleiterbauelement für die Abarbeitung eines Symbols mehr oder weniger Zeit zur Verfügung hat. Die Grenzen, innerhalb derer ein zuverlässiger Betrieb vom Hersteller des Halbleiterbauelementes garantiert wird, werden in der Regel vom Hersteller des Halbleiterbauelementes dem Anwender mitgeteilt. Bei der Entwicklung und Herstellung von Halbleiterbauelementen müssen die genannten Mindestanforderungen an die zur Verarbeitung vorgesehenen Datensignale jedoch zunächst ermittelt werden. Danach erfolgt ein Test der Halbleiterbauelemente, um die Einhaltung der Vorgaben zu überprüfen. Hierzu wird ein Datensignal mit einstellbarer Symboldauer benötigt, d. h. ein Rechtecksignal mit einem einstellbaren Tastverhältnis. Ein solches Datensignal kann zu Testzwecken gezielt so eingestellt werden, dass das zu prüfende Halbleiterbauelement an den Grenzen seiner Spezifikation betrieben wird. Auf diese Weise kann sichergestellt werden, dass das Halbleiterbauelement diese Spezifikation auch einhält.
Aus DE 10 2004 020 030 A1 ist eine Testvorrichtung zum Testen einer integrierten Schaltung bekannt. Die Testvorrichtung dient zum Testen eines DDR-Halbleiterspeichers mit zumindest einem Datenanschluss zur Einkopplung zumindest eines Datensignals, mit zumindest einem DQS-Steueranschluss zur Einkopplung zumindest eines frequenzunveränderten DQS-Signals, mit einer Einrichtung zur Phasenverschiebung, die dazu ausgelegt ist, aus dem frequenzunveränderten DQS-Signal ein phasenverschobenes DQS-Signal zu erzeugen, und mit einer der Einrichtung nachgeschalteten Verknüpfungseinrichtung, die durch Verknüpfung des frequenzunveränderten DQS-Signals mit dem phasenverschobenen DQS-Signal ein frequenzverändertes DQS-Signal erzeugt, welches eine gegenüber der Frequenz des frequenzunveränderten DQS-Signals erhöhte Frequenz aufweist, und welches zum Latchen der Datensignale oder als Taktsignal vorgesehen ist.
Aus der Patentschrift DE 10102871 C2 ist ein Halbleiterbauelement zum Anschluss an ein Testsystem sowie ein Testsystem mit dem Halbleiterbauelement bekannt. Das Halbleiterbauelement weist zumindest einen Anschluss zum Zuführen eines externen Takt signals mit moduliertem Taktverhältnis, eine Taktrückgewinnungsschaltung mit einem Eingang, der mit dem zumindest einem Anschluss am Halbleiterbauelement verbunden ist und mit einem Ausgang, an dem ein periodisches Taktsignal mit der Frequenz des extern zugeführten Taktsignals mit moduliertem Taktverhältnis abgegeben wird, ein Schieberegister, mit einem seriellen Dateneingang, der mit dem zumindest einen Anschluss am Halbleiterbauelement verbunden ist und mit einem Takteingang, der mit dem Ausgang der Taktrückgewinnungsschaltung verbunden ist, und einen Decoder, der an einem parallelen Datenausgang des Schieberegisters zum parallelen Auslesen desselben angeschlossen ist und einen Datenausgang, einen Adressenausgang und einen Kommandoausgang auf.
Daher liegt der Erfindung die Aufgabe zugrunde, ein Verfahren und eine Vorrichtung in Form eines integrierten Schaltkreises zur Erzeugung eines digitalen Datensignals bereitzustellen, dessen Symboldauer variabel und mittels eines Steuersignals einstellbar ist.
ZUSAMMENFASSUNG DER ERFINDUNG
In einer Ausführungsform betrifft die Erfindung einen integrierten Schaltkreis, aufweisend mindestens einen Datensignaleingang, mindestens einen Taktsignaleingang, mindestens einen Steuersignaleingang und einen Datensignalausgang. Erfindungsgemäß ist der integrierte Schaltkreis dazu eingerichtet, an seinem Datensignalausgang ein digitales Datensignal mit variabler Symboldauer bereitzustellen, wobei die Symboldauer mittels eines Steuersignals über den Steuersignaleingang steuerbar ist.
In einer weiteren Ausführungsform betrifft die Erfindung eine Testvorrichtung für Halbleiterbauelemente, welche mindestens einen integrierten Schaltkreis umfasst. Der Schaltkreis umfasst mindestens einen Datensignaleingang, mindestens einen Taktsignaleingang, mindestens einen Steuersignaleingang und einen Datensignalausgang. Erfindungsgemäß ist der integrierte Schaltkreis dazu eingerichtet, an seinem Ausgang ein digitales Datensignal mit variabler Symboldauer bereitzustellen, wobei die Symboldauer mittels des Steuersignals steuerbar ist.
Eine weitere Ausführungsform der Erfindung betrifft ein Verfahren zur Erzeugung eines digitalen Datensignals mit variabler Symboldauer, bei welchem aus mindestens einem ersten Datensignal, mindestens einem ersten Taktsignal und mindestens einem Steuersignal ein Ausgangssignal erzeugt wird. Dazu wird mindestens ein zweites Taktsignal aus dem ersten Taktsignal erzeugt, wobei das zweite Taktsignal eine variable Verzögerung aufweist und die Verzögerung in Abhängigkeit des Wertes des mindestens einen Steuersignals eingestellt wird. Das Ausgangssignal wird aus dem mindestens einem ersten Datensignal gebildet, wobei die Ausgabe flankensynchron zu dem ersten und zweiten Taktsignal erfolgt.
KURZE BESCHREIBUNG DER FIGUREN
Um ein detaillierteres Verständnis der oben beschriebenen Merkmale der vorliegenden Erfindung zu ermöglichen, wird im Folgenden eine genauere Beschreibung der oben kurz zusammengefassten Erfindung unter Bezugnahme auf Ausführungsformen angegeben, von denen manche in den beigefügten Zeichnungen dargestellt sind. Es wird jedoch darauf hingewiesen, dass die Zeichnungen lediglich typische Ausführungsformen der Erfindung zeigen und daher ihren Umfang nicht einschränken. Die Erfindung kann weitere, ebenso wirksame Ausführungsformen zulassen.
1 zeigt ein Blockdiagramm einer Ausführungsform des erfindungsgemäßen integrierten Schaltkreises.
2 zeigt eine Ausführungsform einer Einrichtung zur Erzeugung von zwei Taktsignalen, welche dafür Sorge trägt, dass diese Taktsignale einen vorgebbaren logischen Zustand nicht zeitgleich annehmen.
3 zeigt eine weitere Ausführungsform der Einrichtung, welche verhindert, dass zwei Taktsignale einen vorgebbaren logischen Zustand zeitgleich einnehmen.
4 zeigt ein Timingdiagramm, welches zwei Taktsignale vor und nach der Bearbeitung durch die Schaltung nach 2 darstellt.
5 zeigt ein Timingdiagramm von 8 Signalen, welche im Blockdiagramm nach 1 auftreten.
6 zeigt ein Ausführungsbeispiel eine Multiplexers, mit welchem zwei Datensignale zu einem Ausgangssignal zusammengefasst werden können.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
In der folgenden Beschreibung wird eine Vielzahl von Merkmalen erläutert. Es ist jedoch anzumerken, dass einzelne Ausführungsformen der Erfindung nicht sämtliche Merkmale umfassen müssen. Auch werden bekannte Schaltkreise und Strukturen nicht in jedem Detail erläutert, um das Verständnis der Beschreibung nicht unnötig zu erschweren. Es ist darauf hinzuweisen, dass nicht jede Ausführungsform der Erfindung alle genannten Vorteile in vollem Umfang realisieren muss.
1 zeigt ein Blockdiagramm für eine Ausführungsform des erfindungsgemäßen Verfahrens. Die funktionalen Einheiten, welche in 1 dargestellt sind, können erfindungsgemäß entweder in Hardware oder in Software realisiert werden. Besonders bevorzugt werden die funktionalen Einheiten in Form eines integrierten Schaltkreises auf einem einzelnen Siliziumsubstrat realisiert. Auf diese Weise ist sichergestellt, dass die Verbindungsleitungen zwischen verschiedenen funktionellen Einheiten möglichst kurz gehalten werden. Weiterhin kann ein einzelner integrierter Schaltkreis einfacher gegen Störstrahlung von außen gesichert werden. Weiterhin werden unterschiedliche thermische Driften minimiert, welche zu Ungenauigkeiten in der Signalverarbeitung zwischen den einzelnen funktionalen Einheiten führen können.
Die Ausführungsform nach 1 verwendet einen Multiplexer 2:1 Mux, um den Datenstrom zum Test des Halbleiterbauelementes zu erzeugen. Der Multiplexer 2:1 Mux setzt dabei den Ausgangsdatenstrom Data_muxed aus zwei Eingangssignalen Data1 und Data2 zusammen. Fallweise kann auch eine größere oder kleinere Anzahl von Datenströmen zur Erzeugung des Ausgangsdatenstroms Data_muxed herangezogen werden. Beispielsweise kann der Signaleingang Data2 fest mit einem vorgegebenen Potential verbunden werden, welches einen logischen Zustand eindeutig kennzeichnet. Ein wechselndes Datensignal auf dem Eingang Data1, welches beispielsweise aus mehrfachen Übergängen der Werte 0 und 1 besteht, wird dann mit einem festen Datensignal auf dem Eingang Data2 zusammengefasst, welches beispielsweise nur aus dem Wert 0 besteht. Selbstverständlich können auch zwei wechselnde Datensignale Data1 und Data2 zum Ausgangssignal Data_muxed zusammengefasst werden. Fallweise ist es auch möglich, mehr als zwei Datensignale in der Multiplexeinrichtung 2:1 Mux zu einem Ausgangsdatensignal Data_muxed zusammenzufassen.
Das zum Test eines Halbleiterbauelementes vorgesehene Signal Data_muxed kann optional in einem Verstärker TX aufbereitet werden, ehe es als Ausgangssignal Data_out zum Test eines Halbleiterbauelementes verwendet wird. Der Verstärker TX kann dabei beispielweise die elektrische Spannung des Datensignals erhöhen oder verringern. Weiterhin kann der Verstärker TX dazu vorgesehen sein, die elektrische Stromstärke des Ausgangssignals zu erhöhen. Schließlich kann der Verstärker TX auch dazu vorgesehen sein, die Signalleistung unverändert zu lassen, jedoch andere Parameter des Signals anzupassen. Beispielsweise kann der Verstärker TX in diesem Fall einen Impedanzwandler, einen Hochpass-, einen Tiefpass- oder einen Bandpassfilter umfassen. In einer weiteren Ausgestaltung der Erfindung kann der Verstärker TX auch mehrere der genannten Funktionen übernehmen. In einer anderen Ausführungsform der Erfindung kann der Verstärker TX entfallen.
Um das Verhalten eines zu testenden Halbleiterbauelementes bei unterschiedlicher Symboldauer des Datensignals zu überprüfen, kann die Symboldauer des Ausgangssignals Data_muxed eingestellt werden. Hierzu umfasst die Multiplexeinrichtung 2:1 Mux zwei Taktsignaleingänge Clock_noc1 und Clock_noc2. Die Multiplexeinrichtung 2:1 Mux ist dazu vorgesehen, auf der Ausgangsleitung Data_muxed bei jedem empfan genen Taktsignal ein Datensymbol auszugeben. Sofern die empfangenen Taktsignale eine Phasenverschiebung aufweisen, welche nicht 180° oder ein Vielfaches von 180° beträgt, werden die Datensymbole auf der Datenleitung Data_muxed unregelmäßig ausgegeben. Zur Erzeugung solcher Taktsignale Clock_noc1 und Clock_noc2 mit unterschiedlicher Phasenverschiebung dienen die den Taktsignaleingängen der Multiplexeinrichtung 2:1 Mux vorgeschalteten Schaltungsteile.
In den Schaltungsteilen PD1, PD2 und NOC wird ein einzelnes Taktsignal Clock in zwei Taktsignale Clock_del1 und Clock_del2 aufgeteilt. Im Anschluss daran wird sichergestellt, dass beide Taktsignale Clock_del1 und Clock_del2 nicht zeitgleich einen logischen Zustand einnehmen, welcher zu einem Kurzschluss des Datensignals Data1 und des Datensignals Data2 führt.
Im Ausführungsbeispiel nach 1 werden zwei Taktsignale Clock_del1 und Clock_del2 mit vorgebbarer Phasenverschiebung dadurch erzeugt, dass das erste Taktsignal Clock mittels zweier Verzögerungselemente PD1 und PD2 aufgeteilt wird. Die Verzögerung eines jeden Verzögerungselementes ist durch ein Steuersignal Cnt_del1 und Cnt_del2 einstellbar. Sofern beide Verzögerungselemente PD1 und PD2 das eingehende Taktsignal Clock um dieselbe Zeitspanne verzögern, beträgt die Phasenverschiebung der beiden Ausgangssignale Clock_del1 und Clock_del2 0°. Ebenso beträgt die Phasenverschiebung bei einer Verzögerung um ein Vielfaches einer Periodendauer 0°. Sofern der Laufzeitunterschied des Eingangssignals Clock in den Verzögerungsgliedern PD1 und PD2 einer halben Periodendauer entspricht, so beträgt die Phasenverschiebung der Taktsignale Clock_del1 und Clock_del2 genau 180°. Dies führt dazu, dass am Ausgang der Multiplexeinheit 2:1 Mux ein Datensignal mit konstanter Symboldauer ausgegeben wird. Bei allen dazwischen liegenden Werten kann die Symboldauer des Datensignals Data_muxed auf unterschiedliche Werte eingestellt werden. Selbstverständlich ist es dem Fachmann geläufig, zur Einstellung der Laufzeitdifferenz durch die Verzögerungseinheiten PD1 und PD2 eine Verzögerungseinheit mit einem konstanten Wert zu betreiben und nur die Verzögerung der anderen Verzögerungseinheit einstellbar zu gestalten.
Die Verzögerungseinheiten PD1 und PD2 als solche sind dem Fachmann geläufig. Beispielsweise kann die Laufzeit durch ein Logikgatter, wie beispielsweise einen Invertierer, zur Verzögerung des Signals verwendet werden. Indem die Anzahl seriell geschalteter Logikgatter im Signalpfad verändert wird, kann die Laufzeit in diskreten Schritten angepasst werden. Ebenso kann die Laufzeit dadurch verändert werden, dass die Lei tungslänge zwischen dem Taktsignaleingang und den nachfolgenden Schaltungsteilen angepasst wird.
In Abhängigkeit der Bauform des gewählten Verzöderungsgliedes PD1, PD2 wird zur Anpassung der Verzögerungszeit in den Verzögerungsgliedern PD1 und PD2 ein analoges oder digitales Steuersignal verwendet werden. Dem Fachmann ist dabei geläufig, dass ein Steuersignal auch auf mehr als einer physikalischen Leitung übertragen werden kann. Beispielsweise kann die Verzögerung als digitaler Wert mit mehreren Bit codiert werden, wobei diese Bits auf mehreren, parallelen Leitungen Cnt_del übertragen werden. Das Steuersignal selbst kann von einem Mikrocontroller, einem Mikroprozessor oder einem digitalen Zustandsautomaten erzeugt werden, welcher Bestandteil einer Halbleitertestvorrichtung ist, welche den erfindungsgemäßen integrierten Schaltkreis enthält. Alternativ kann das Steuersignal auch mittels eines DIP-Schalters oder einem von außen beschreibbaren Register eingestellt werden. Schließlich kann ein analoges Steuersignal Cnt_del auch mittels eines Spannungsteilers oder einem Digital-Analog-Wandler erzeugt werden.
Sofern die Einrichtung 2:1 Mux zur Zusammenfassung der Datensignale Data1 und Data2 ein Datensignal auf den Ausgang schaltet, solange das zugehörige Taktsignal Clock_noc1 und Clock_noc2 einen vorgebbaren logischen Zustand, beispielsweise 1, aufweist, ist eine Einrichtung NOC vorgesehen, um zu verhindern, dass beide Taktsignale zeitgleich diesen Zustand aufweisen. Dadurch wird eine Trennung der Datenbits aus dem Signal Data1 und Data2 im Ausgangssignal Data_muxed sichergestellt und ein Kurzschluss der Eingangssignale verhindert. Ausführungsbeispiele für die Einrichtung NOC finden sich in 2 und 3.
In einer weiteren Ausführungsform kann vorgesehen sein, dass der Multiplexer 2:1 Mux nicht in Abhängigkeit eines vorgebbaren logischen Zustandes sondern in Abhängigkeit einer Zustandsänderung arbeitet. In diesem Fall kann die Einrichtung NOC auch entfallen.
2 zeigt eine Ausführungsform NOC. Diese besteht aus zwei NOR-Elementen 13a und 13b. Diesen sind jeweils zwei Invertierer 14a und 15a bzw. 14b und 15b nachgeschaltet. Die Invertierer 14 und 15 wirken dabei als Verzögerungsglied.
Je ein Taktsignal mit fester, vorgebbarer Phasenbeziehung Clock_del1 und Clock_del2 werden auf je einen Eingang eines NOR-Elementes 13a und 13b gegeben. Der zweite Eingang des NOR-Elementes ist mit dem Ausgang des jeweils anderen NOR-Elementes rückgekoppelt. Da das NOR-Element eine logische 0 ausgibt, sobald ein Eingang den Wert logisch 1 annimmt, wird sichergestellt, dass von beiden Ausgängen Clock_noc1 und Clock_noc2 jeweils nur einer den logischen Zustand 1 annehmen kann. Ein Timingdiagramm der Taktsignale, welche am Ein- und Ausgang der in 2 gezeigten Schaltung anliegen, findet sich in 4. Zeile 1 und 2 der 4 zeigen ein Beispiel für Eingangssignale Clock_del1 und Clock_del2. Beide Eingangssignale Clock_del1 und Clock_del2 weisen eine Periodendauer von 1 ns bzw. eine Frequenz von 1 GHz, auf. Die Signale weisen zueinander eine Phasenverschiebung von etwa 48° bzw. eine relative Verzögerung von 135 ps auf. Der Ausgang Clock_noc1 ist stets dann logisch 1, wenn der Eingang Clock_del1 logisch 1 ist und gleichzeitig der Eingang Clock_del2 0. Die übrige Zeit ist der Ausgang Clock_noc1 0. Dadurch wird das Tastverhältnis des Signals Clock_noc1 gegenüber dem Tastverhältnis Clock_del1 um den Betrag der Phasenverschiebung verringert. Komplementär dazu verhält sich das Tastverhältnis des Ausgangssignals Clock_noc2 im Verhältnis zum Eingangssignal Clock_del2. In diesem Fall wird das Tastverhältnis um den Betrag der Phasenverschiebung vergrößert. Am Ausgang des Elementes NOC stehen somit zwei Taktsignale mit unterschiedlichem Tastverhältnis zur Verfügung, welche zu keinem Zeitpunkt denselben logischen Zustand annehmen. Indem das Datensignal Data_muxed taktsynchron zu den Taktsignalen Cock_noc1 und Clock_noc2 ausgegeben wird, weist das Ausgangssignal Data_muxed eine unterschiedliche Symboldauer auf. Dieses Signal kann nun als Datensignal zum Test eines Halbleiterbauelementes verwendet werden.
Eine alternative Ausführungsform des Elementes NOC zeigt 3. 3 verwendet ein AND-Element 11. Dieses erhält als erstes Eingangssignal das Signal Clock_del1. Das zweite Eingangssignal besteht ebenfalls aus dem Signal Clock_del1, nachdem dieses in einem Verzögerungselement 12 verzögert wurde. Wenn das Eingangssignal Clock_del1 seinen Zustand ändert, beispielsweise eine steigende Flanke von 0 nach 1 aufweist, so wird diese vom ersten Eingang des AND-Elementes sofort registriert, vom zweiten Eingang jedoch verzögert. Während dieser Verzögerungszeit liegen am Eingang des AND-Elementes 11 gleiche logische Zustande an. Nur während dieses Zeitraumes gibt das AND-Element daher den logischen Zustand 1 aus. Die Verzögerung des Verzögerungselementes 12 und somit die Pulsdauer kann in einer Weiterbildung der Erfindung über ein Steuersignal Cnt eingestellt werden. Erforderlich ist, dass die Verzögerung des Verzögerungselementes 12 und damit die Pulsdauer am Ausgang des AND-Elementes 11 kürzer eingestellt wird, als die minimale Phasenverschiebung der Taktsignale Clock_del1 und Clock_del2. Auf diese Weise wird erreicht, dass am Aus gang des Elementes NOC zwei Taktsignale Clock_noc1 und Clock_noc2 zur Verfügung stehen, welche einen vorgebbaren logischen Zustand, zum Beispiel „1”, nicht gleichzeitig annehmen. Selbstverständlich wird der Fachmann fallweise vorsehen, den anderen logischen Zustand zu vermeiden, im Beispiel „0”.
Ein Timing-Diagramm, welches die Ausgangssignale des in 3 dargestellten Elementes nochmals verdeutlicht, ist in 5 dargestellt. 5 zeigt in Zeile 1 ein Taktsignal Clock, welches als Eingangssignal der in 1 dargestellten Schaltung dient. Weiterhin zeigt Zeile 3 der 5 ein erstes Datensignal Data1, welches Taktsynchron zum Taktsignal Clock an einen Eingang der Einrichtung 2:1 Mux geliefert wird. Weiterhin zeigt Zeile 5 der 5 ein zweites Datensignal Data2, welches der Einrichtung 2:1 Mux taktsynchron zu einem weiteren, nicht dargestellten Taktsignal zugeführt wird.
Aus dem Taktsignal Clock werden mittels zweier Verzögerungsglieder PD1 und PD2 zwei Taktsignale erzeugt und durch unterschiedliche Verzögerung eine Phasenverschiebung erzeugt. Im Beispiel nach 5 wird das Taktsignal Clock_del1 um etwa eine viertel Periodendauer verzögert. Das Taktsignal Clock_del2 wird um etwa eine halbe Periodendauer verzögert. Somit weist das Taktsignal Clock_del1 zum Taktsignal Clock_del2 eine Verzögerung von etwa einem viertelten Arbeitstakt auf. Dies bedeutet, dass während eines viertel Arbeitstaktes beide Signale denselben logischen Zustand einnehmen.
Gemäß dem Ausführungsbeispiel nach 5 soll das gleichzeitige Anliegen des logischen Zustandes 1 an beiden verzögerten Taktsignalen vermieden werden. Daher ist eine Einrichtung NOC vorgesehen, welche für jeden Signalpfad eine Schaltung gemäß 3 aufweist. Diese erzeugt einen positiven Rechteckimpuls, dessen Dauer weniger ist als ein viertel einer Periode des Taktsignals Clock_del1 bzw. Clock_del2. Auf diese Weise werden zwei Rechteckpulse Clock_noc1 und Clock_noc2 erzeugt, welche niemals zeitgleich den logischen Zustand 1 annehmen. Dies ist in Zeile 6 und 7 der 5 dargestellt. Die Einrichtung 2:1 Mux ist in nun dazu eingerichtet, die Datensignale Data1 und Data2 jeweils taktsynchron zum Taktsignal Clock_noc1 und Clock_noc2 auszugeben. Somit steht am Ausgang Data_muxed die Zusammenfassung beider Datensignale Data1 und Data2 zur Verfügung. Jedoch ist die Symboldauer im Ausgangssignal unterschiedlich. Wie Zeile 8 in 5 zeigt, ist im gewählten Ausführungsbeispiel die Symboldauer der Daten des Signals Data1 kürzer als die Symboldauer der Daten des Eingangssignals Data2. Selbstverständlich ist dem Fachmann freigestellt durch Anpas sen der Differenz der Verzögerungen in den Verzögerungsgliedern PD1 und PD2 ein anderes Tastverhältnis im Ausgangsdatenstrom Data_muxed zu wählen. Der Datenstrom Data_muxed steht nun, gegebenenfalls nach Verstärkung durch das Verstärkungselement TX, zum Test eines Halbleiterbauelementes zur Verfügung.
6 zeigt ein Ausführungsbeispiel der Einrichtung 2:1 Mux. Die Einrichtung 2:1 Mux gemäß 6 arbeitet mit differenziellen Signalen. Dies bedeutet, dass jedes Eingangssignal Data1 und Data2 sowie das Ausgangssignal Data_muxed zweimal zur Verfügung stehen. Dadurch ergibt sich eine erhöhte Zuverlässigkeit und ein größerer Signal-zu-Rausch-Abstand. Selbstverständlich ist es dem Fachmann freigestellt, die in 6 dargestellte Schaltung abzuwandeln und nur ein einzelnes Signal Data1, Data2 und Data_muxed zu verwenden.
Im Ausführungsbeispiel nach 6 wird jedes Eingangssignal Data1_p, Data1_n, Data2_n und Data2_p von einem zugeordneten Eingangsverstärker 16a, 16b, 16c und 16d empfangen. Die Eingangsverstärker 16 dienen beispielsweise der Impedanzanpassung. In einer Weiterbildung der Erfindung können die Eingangsverstärker 16 auch Schmitt-Trigger oder ähnliche Schaltungen umfassen, um Störungen von den Eingangssignalen zu entfernen. Es muss darauf hingewiesen werden, dass die Eingangsverstärker 16 optional sind und in anderen Ausführungsformen der Erfindung auch entfallen können.
Nun gelangen die Eingangssignale auf jeweils ein zugeordnetes Schaltelement 17a, 17b, 17c und 17d. Im Ausführungsbeispiel nach 6 wird als Schaltelement ein Feldeffekttransistor verwendet. In anderen Ausführungsformen der Erfindung können andere Schaltelemente verwendet werden. Beispielsweise kommen auch Bipolar-Transistoren als Schaltelement in Betracht. Zur Erhöhung der Zuverlässigkeit kann jedes der Schaltelemente 17 auch aus mehreren Transistoren bestehen.
Die Schaltelemente 17a und 17b werden durch das erste Taktsignal Clock_noc1 kontrolliert. Die weiteren Schaltelemente 17c und 17d stehen unter Kontrolle des zweiten Taktsignals Clock_noc2. Dies führt dazu, dass das jeweilige Datensignal an den jeweiligen Ausgang Data_muxed weitergeleitet wird, wenn das Taktsignal einen vorgebbaren logischen Zustand aufweist, im Ausführungsbeispiel ist dieser Zustand 1. Da beide Taktsignale Clock_noc1 und Clock_noc2 diesen logischen Zustand niemals gleichzeitig annehmen, werden niemals beide Dateneingänge Data1 und Data2 gleichzeitig auf den Ausgang Data_muxed geschaltet. Die Daten werden daher als serielle Folge ausgegeben, wie in Zeile 8 der 5 angedeutet.
Damit der vom Eingangssignal Data1_p, Data1_n, Data2_n oder Data2_p vorgegebene logische Zustand auch dann am Datenausgang Data_muxed erhalten bleibt, wenn der zugehörige Dateneingang mittels der Schaltelemente 17a, 17b, 17c und 17d wieder vom Ausgang getrennt wurde, sind weitere Schaltelemente 18a, 18b, 18c und 18d vorgesehen, welche den Ausgang entweder mit einem niedrigen Potential, beispielsweise einem Erdpotential oder einem hohen Potential, beispielsweise einer Versorgungsspannung V_DD verbinden. Da jedes Spannungsniveau einen logischen Zustand codiert, wird dieser logische Zustand über die Schaltelemente 18a, 18b, 18c und 18d so lange beibehalten, bis dem Ausgang data_muxed ein wechselndes Eingangssignal über eines der Schaltelemente 17a, 17b, 17c und 17d zugeführt wird.
Selbstverständlich ist 6 nur ein Ausführungsbeispiel für die Einrichtung 2:1 Mux. Weitere, von 6 abweichende Implementierungen sind möglich.

Claims

Integrierter Schaltkreis, aufweisend mindestens einen Datensignaleingang (Data1, Data2), mindestens einen Taktsignaleingang (Clock), mindestens einen Steuersignaleingang (Cnt_del1, Cnt_del2) und einen Datensignalausgang (Data_out), wobei der integrierte Schaltkreis dazu eingerichtet ist, an seinem Datensignalausgang (Data_out) ein digitales Datensignal mit variabler Symboldauer bereitzustellen, wobei die Symboldauer mittels eines Steuersignals (Cnt_del1, Cnt_del2) über den Steuersignaleingang steuerbar ist.
Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass eine Einrichtung (2:1 MUX) vorgesehen ist, um mehrere Datensignaleingänge (Data1, Data2) zusammenzufassen und an einem einzelnen Datensignalausgang (Data_out) bereitzustellen.
Integrierter Schaltkreis nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass der Datensignalausgang (Data_out) vom Ausgang eines Leistungsverstärkers (TX) gebildet wird.
Integrierter Schaltkreis nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das eine Einrichtung (PD1, PD2) vorgesehen ist, um das Taktsignal (Clock) in zwei Taktsignale mit variabler Phasenbeziehung (Clock_del1, Clock_del2) aufzuteilen, wobei die Phasenbeziehung durch das mindestens eine Steuersignal (Cnt_del1, Cnt_del2) steuerbar ist.
Integrierter Schaltkreis nach Anspruch 4, dadurch gekennzeichnet, dass die Einrichtung zur Aufteilung des Taktsignales ein erstes Verzögerungsglied (PD1) aufweist, mit welchem ein erstes verzögertes Taktsignal (Clock_del1) erzeugbar ist und ein zweites Verzögerungsglied (PD2), mit welchem ein zweites verzögertes Taktsignal (Clock_del2) erzeugbar ist, wobei der Betrag der Verzögerung durch das jeweilige Steuersignal (Cnt_del1, Cnt_del2) einstellbar ist.
Integrierter Schaltkreis nach einem der Ansprüche 4 oder 5, dadurch gekennzeichnet, dass als Steuersignal (Cnt_del1, Cnt_del2) ein digitales Signal vorgesehen ist.
Integrierter Schaltkreis nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass eine Einrichtung (NOC) vorgesehen ist, welche aus zwei Eingangstaktsignalen (Clock_del1, Clock_del2) zwei Ausgangstaktsignale (Clock_noc1, Clock_noc2) erzeugt, wobei beide Ausgangstaktsignale (Clock_noc1, Clock_noc2) einen vorgebbaren logischen Zustand nicht zeitgleich einnehmen.
Integrierter Schaltkreis nach Anspruch 7, dadurch gekennzeichnet, dass die Einrichtung, welche aus zwei Eingangstaktsignalen (Clock_del1, Clock_del2) zwei Ausgangstaktsignale (Clock_noc1, Clock_noc2) erzeugt, mindestens einen Pulsgenerator umfasst, welcher nach einer vorgebbaren Flanke eines Taktsignals (Clock_del1, Clock_del2) einen Rechteckpuls mit vorgebbarer Dauer erzeugt.
Integrierter Schaltkreis nach Anspruch 8, dadurch gekennzeichnet, dass dieser einen Programmiereingang aufweist, welcher zum Empfang eines Programmiersignals vorgesehen ist, mit welchem die Dauer des Rechteckpulses einstellbar ist.
Integrierter Schaltkreis nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass dieser auf einem einzelnen Halbleitersubstrat aufgebaut ist.
Testvorrichtung für Halbleiterbauelemente mit einem integrierten Schaltkreis nach einem der Ansprüche 1 bis 10.
Verfahren zur Erzeugung eines digitalen Datensignals mit variabler Symboldauer, welches die folgenden Schritte enthält: • Bereitstellen mindestens eines ersten Datensignals (Data1, Data2), • Bereitstellen mindestens eines ersten Taktsignals (Clock), • Bereitstellen mindestens eines Steuersignals (Cnt_del1, Cnt_del2), • Erzeugen mindestens eines zweiten Taktsignals (Clock_del1, Clock_del2) aus dem ersten Taktsignal (Clock), wobei das zweite Taktsignal (Clock_del1, Clock_del2) eine variable Verzögerung aufweist und die Verzögerung in Abhängigkeit des Wertes des mindestens einen Steuersignals (Cnt_del1, Cnt_del2) eingestellt wird, • Ausgeben eines Datensignals (Data_out), welches aus dem mindestens einem ersten Datensignal (Data1, Data2) gebildet wird, wobei die Ausgabe flankensynchron zu dem ersten und zweiten Taktsignal erfolgt.
Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass das ausgegebene Datensignal (Data_out) mindestens zwei erste Datensignale (Data1, Data2) enthält, welche mittels eines Multiplexers (2:1 MUX) zusammengefasst werden.
Verfahren nach einem der Ansprüche 12 oder 13, dadurch gekennzeichnet, dass das auszugebende Datensignal (Data_out) vor der Ausgabe verstärkt wird.
Verfahren nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass das mindestens eine erste Taktsignal (Clock) in zwei Taktsignale (Clock_del1, Clock_del2) mit variabler Phasenbeziehung aufgeteilt wird, wobei die Phasenbeziehung durch das mindestens eine Steuersignal (Cnt_del1, Cnt_del2) vorgegeben wird.
Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass das erste Taktsignal (Clock) in zwei Taktsignale (Clock_del1, Clock_del2) aufgeteilt wird, wobei zumindest eines dieser Taktsignale verzögert wird.
Verfahren nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, dass das mindestens eine Steuersignal (Cnt_del1, Cnt_del2) digital codiert ist.
Verfahren nach einem der Ansprüche 12 bis 17, dadurch gekennzeichnet, dass zwei Taktsignale (Clock_del1, Clock_del2) so auf einander abgestimmt werden, dass diese einen vorgebbaren logischen Zustand nicht zeitgleich einnehmen.
Verfahren zum Testen eines Halbleiterbauelementes, bei welchem dem Halbleiterbauelement ein Datensignal zugeführt wird, dadurch gekennzeichnet, dass das Datensignal mittels einem Verfahren nach einem der Ansprüche 12 bis 18 erzeugt wird.