DE102006045655A1

DE102006045655A1 - Speichersteuervorrichtung und Verfahren zur Vergabe von Zugriffsrechten

Info

Publication number: DE102006045655A1
Application number: DE102006045655A
Authority: DE
Inventors: Michael Dr. Goedecke; David Addison; Richard Knight
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies Delta GmbH
Priority date: 2006-09-27
Filing date: 2006-09-27
Publication date: 2008-04-10
Also published as: US20080077759A1

Abstract

Es wird eine Speichersteuervorrichtung beschrieben, bei der im Falle einer Folge von Anforderungen für eine Folge von Zugriffen von einer Zugriffseinheit, welche Folge von Zugriffen die Ausführung einer Operation in dem Speicher zur Folge haben, der Zugriffseinheit das Recht gewährt wird, mittels der Speichersteuervorrichtung die Folge von Zugriffen durchzuführen und jeder anderen Zugriffseinheit das Recht, mittels der Speichersteuervorrichtung einen Zugriff auf den Speicher durchzuführen, verweigert wird, solange nicht alle Zugriffe der Folge von Zugriffen durchgeführt worden sind.

Description

Die Erfindung betrifft eine Speichersteuervorrichtung und ein Verfahren zur Vergabe von Zugriffsrechten.
NOR-Flash-Speicher werden über ein Adress- und Datenbus-Interface angesprochen. Sie erlauben nur bei einem Lesezugriff einen wahlfreien Zugriff auf die gespeicherten Daten. Beim Schreibzugriff muss berücksichtigt werden, dass die Bytes zu Blöcken gruppiert sind. Die einzelnen Bytes können unabhängig voneinander beschrieben werden. Es ist allerdings nur ein Übergang der Bits von 1 nach 0 möglich. Zum Setzen von Bits auf 1 ist eine Löschoperation notwendig, die stets nur auf einen vollständigen Block anwendbar ist. Das Löschen von Bits, das Schreiben von Bits und weitere Operationen werden durch Kommandos gesteuert. Ein Kommando besteht aus einem oder mehreren Schreibzyklen oder Lesezyklen auf dem Speicherbus. Diese werden von dem Kommando-Interface des NOR Flash-Speicher interpretiert.
Eine Schreiboperation besteht aus einer Sequenz von mehreren Schreibbefehlen und Lesebefehlen auf dem Speicherbus. Das heißt, dass es zum Schreiben von Daten in solch einen Flash-Speicher erforderlich ist, mehrere Zugriffe auf den Flash-Speicher durchzuführen. Beispielsweise kann es erforderlich sein, an eine Speicherstelle des Flash-Speichers, an den Daten geschrieben werden sollen, vor dem Schreiben der Daten einen vorgegebenen Wert zu schreiben oder dass nach dem Schreiben der Daten an eine Speicherstelle in den Flash-Speicher der Inhalt eines Status-Registers des Flash-Speichers ausgelesen werden muss, um überprüfen zu können, ob das Schreiben der Daten erfolgreich gewesen ist.
Solche Flash-Speicher sind beispielsweise das Intel Strata Flash Cellular Memory (M18), das in [1] und in [2] beschrieben ist, und das Spansion MirrorBit, das in [3] beschrieben ist.
Da ein Schreibzugriff auf einen solchen Flash-Speicher aus einer Folge (Sequenz) von Zugriffen auf den Flash-Speicher besteht, ist es erforderlich, dass die Einheit, die den Schreibzugriff auf den Flash-Speicher durchführt, für die Dauer der Ausführung der Folge von Zugriffen auf den Flash-Speicher exklusiven Zugriff auf den Flash-Speicher hat. Würde nämlich eine weitere Einheit während der Sequenz auf den Flash-Speicher zugreifen, so könnte das Schreiben der Daten fehlschlagen, beispielsweise da die schreibende Einheit die Sequenz nicht vollständig ausführen kann.
Die Problematik tritt nicht nur bei Flash-Speichern auf, sondern bei allen Arten von Speichern, bei denen zum Ausführen einer Operation, beispielsweise zum Speichern von Daten eine Folge von Zugriffen auf den Speicher erforderlich ist.
Greifen lediglich Prozessoren auf einen solchen Speicher zu, so kann durch ein Mutex(Mutual Exclusion)-Verfahren verhindert werden, dass ein Prozessor auf den Speicher zugreift, während ein anderer Prozessor gerade eine Sequenz zum Speichern von Daten in den Speicher ausführt. Dieses Vorgehen ist eine Lösung auf Ebene des Betriebssystems. Es erfordert, dass das Betriebssystem Methoden für den gegenseitigen Ausschluss (Mutex) bereitstellt, erfordert einen Software-Overhead und führt zu einem erhöhten Rechenaufwand.
Ferner ist dieses Vorgehen nicht ohne weiteres für den Fall anwendbar, dass außer Prozessoren auch DMA (Direct Memory Access)-Einheiten auf den Speicher zugreifen, da ein Betriebssystem typischerweise nur geringe Kontrollmöglichkeiten für DMA-Einheiten hat. Im Extremfall sind die in einem Computersystem verwendeten DMA-Einheiten nicht sichtbar für das Betriebssystem und die oben beschriebene Lösung ist nicht anwendbar.
In [4] ist ein Bussystem beschrieben, bei dem einem Bus-Master von einem Bus-Arbiter für eine vorgegebene Anzahl von Buszyklen das Recht auf einen Buszugriff erteilt wird, wenn dieser eine unteilbare Operation durchführen möchte.
Der Erfindung liegt das Problem zugrunde, eine verbesserte Möglichkeit zur Nutzung von Speichern zu schaffen, bei denen zum Ausführen einer Operation, beispielsweise zum Speichern von Daten eine Mehrzahl von Zugriffen erforderlich ist.
Das Problem wird durch eine Speichersteuervorrichtung und ein Verfahren zur Vergabe von Zugriffsrechten mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
Es wird eine Speichersteuervorrichtung bereitgestellt die eine Speicherschnittstelle aufweist, die mit einem Speicher (oder in einem Ausführungsbeispiel auch mehreren Speichern) koppelbar ist, eine Mehrzahl von Zugriffsschnittstellen aufweist, wobei jede Zugriffsschnittstelle mit mindestens einer Zugriffseinheit koppelbar ist, eine Empfangseinrichtung aufweist, die eingerichtet ist, von den Zugriffseinheiten Anforderungen für Zugriffe auf den Speicher (bzw. einen der Speicher) zu empfangen und eine Steuerung aufweist, die eingerichtet ist, wenn die Empfangseinrichtung eine Folge von Anforderungen für eine Folge von Zugriffen von einer Zugriffseinheit empfängt, welche Folge von Zugriffen die Ausführung einer Operation in dem Speicher zur Folge haben, der Zugriffseinheit das Recht zu gewähren, mittels der Speichersteuervorrichtung die Folge von Zugriffen durchzuführen und jeder anderen Zugriffseinheit das Recht, mittels der Speichersteuervorrichtung einen Zugriff auf den Speicher durchzuführen, zu verweigern, solange nicht alle Zugriffe der Folge von Zugriffen durchgeführt worden sind.
Ferner wird ein Verfahren zur Vergabe von Zugriffsrechten für den Zugriff auf einen Speicher, der mittels einer Speicherschnittstelle mit einer Speichersteuervorrichtung gekoppelt ist, an eine Mehrzahl von Zugriffseinheiten, die mittels Zugriffsschnittstellen mit der Speichersteuervorrichtung gekoppelt sind, bereitgestellt, bei dem die Speichersteuervorrichtung von den Zugriffseinheiten Anforderungen für Zugriffe auf den Speicher empfängt und bei dem, wenn die Speichersteuervorrichtung eine Folge von Anforderungen für eine Folge von Zugriffen von einer Zugriffseinheit empfängt, welche Folge von Zugriffen die Ausführung einer Operation in dem Speicher zur Folge haben, der Zugriffseinheit das Recht gewährt wird, mittels der Speichersteuervorrichtung die Folge von Zugriffen durchzuführen und jeder anderen Zugriffseinheit das Recht, mittels der Speichersteuervorrichtung einen Zugriff auf den Speicher durchzuführen, verweigert wird, solange nicht alle Zugriffe der Folge von Zugriffen durchgeführt worden sind.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
1 zeigt ein Datenverarbeitungssystem gemäß einem Ausführungsbeispiel der Erfindung.
2 zeigt eine Speichersteuereinheit gemäß einem Ausführungsbeispiel der Erfindung.
3 zeigt ein Ablaufdiagramm gemäß einem Ausführungsbeispiel der Erfindung.
Anschaulich erteilt die Steuerung der Zugriffseinheit das Recht für einen Zugriff ohne Unterbrechung, bis die Folge abgearbeitet ist und somit die Ausführung der Operation in dem Speicher, zum Beispiel das Speichern von Daten, vollständig durchgeführt worden ist. Somit wird der Zugriffseinheit, während sie die Folge von Zugriffen durchführt, ein exklusives Zugriffsrecht auf den Speicher eingeräumt und allen anderen Zugriffseinheiten wird der Zugriff verweigert. Gehen Anforderungen von unterschiedlichen Zugriffseinheiten (die auch als Master des Speichers bezeichnet werden) ein und ist aktuell kein exklusives Zugriffsrecht vergeben, vergibt die Steuerung das Zugriffsrecht beispielsweise gemäß einer Priorisierung der Zugriffseinheiten, etwa einfach gemäß einem Round-Robin-Verfahren. Anschaulich ändert die Steuerung die Arbitrierungsstrategie jedoch, wenn einer Zugriffseinheit eine Folge von Zugriffen, die die Ausführung einer Operation in dem Speicher zur Folge haben, mit einem Zugriff, für den sie das Recht erteilt bekommen hat, beginnt. In diesem Fall wird ihr auch im Weiteren das Zugriffsrecht erteilt, bis sie die Folge von Zugriffen durchgeführt hat.
Ein Ausführungsbeispiel der Erfindung ermöglicht den sicheren Zugriff mehrerer Master auf einen Speicher, bei dem es zum Speichern von Daten erforderlich ist, mehrere aufeinanderfolgende Zugriffe (d.h. eine Programmierungssequenz) durchzuführen. Kollisionen und Unterbrechungen einer Programmierungssequenz und daraus resultierende Fehler werden auf Hardwareebene vermieden, das heißt, ohne dass es erforderlich ist, dass das Betriebssystem davon Kenntnis hat oder dafür Routinen bereitstellt. Die Erfindung ist auch für den Fall anwendbar, dass eine Zugriffseinheit eine DMA(direct memory access)-Einheit ist.
Die beschriebenen Ausgestaltungen der Erfindung, die im Zusammenhang mit der Speichersteuervorrichtung beschrieben sind, gelten sinngemäß auch für das Verfahren zur Vergabe von Zugriffsrechten.
Die Ausführung der Operation in dem Speicher ist beispielsweise ein Speichern von Daten in dem Speicher. Die Ausführung der Operation in dem Speicher kann auch beispielsweise ein Programmieren von Konfigurationsregistern in dem Speicher sein, beispielsweise eines Flash-Speichers, eines Cellular RAM (Random Access Memory)-Speichers oder eines Mobile SDRAM (Synchronous Dynamic RAM)-Speichers.
Die Folge von Zugriffen und entsprechend die auszuführende Operation sind beispielsweise derart ausgestaltet, dass bei einer Unterbrechung der Folge von Zugriffen durch den Zugriff von einer anderen Zugriffseinheit die Operation möglicherweise nicht korrekt ausgeführt wird.
In einer Ausführungsform ist die Steuerung eingerichtet, der Zugriffseinheit das Recht zu gewähren, mittels der Speichersteuervorrichtung die Folge von Zugriffen durchzuführen, wenn zum Zeitpunkt der ersten Anforderung der Folge von Anforderungen keiner anderen Zugriffseinheit das Recht erteilt ist, eine Folge von Zugriffen auf den Speicher durchzuführen, die die Ausführung einer Operation in dem Speicher zur Folge haben.
In einer Ausführungsform ist die Steuerung eingerichtet, der Zugriffseinheit das Recht zu gewähren, mittels der Speichersteuervorrichtung die Folge von Zugriffen durchzuführen, wenn zum Zeitpunkt der ersten Anforderung der Folge von Anforderungen keine Anforderung für einen Zugriff auf den Speicher einer anderen Zugriffseinheit, der eine höhere Zugriffspriorität als der Zugriffseinheit zugeordnet ist, vorliegt.
Beispielsweise ist die Steuerung eingerichtet, jeder anderen Zugriffseinheit das Recht, mittels der Speichersteuervorrichtung einen Zugriff auf den Speicher durchzuführen, zu verweigern, wenn der Zugriffseinheit das Recht für einen Speicherzugriff erteilt worden ist und seit dem Speicherzugriff die Zugriffseinheit noch keinen Lesezugriff auf den Speicher durchgeführt hat.
Anschaulich wird automatisch anhand eines Schreibzugriffs erkannt, dass eine Folge von Zugriffen begonnen wurde und anhand eines Lesezugriffs automatisch erkannt, dass eine Programmierungssequenz beendet wurde. Dies eignet sich für eine Ausführungsform, bei der eine Folge von Zugriffen nur einen einzigen Lesezugriff aufweist, etwa zum Auslesen eines Statusregisters, um festzustellen, ob das Speichern von Daten erfolgreich war.
In einer Ausführungsform wird der Beginn und das Ende der Folge von Anforderungen explizit definiert. Beispielsweise wird der der Beginn und das Ende der Folge von Anforderungen der Speichersteuervorrichtung signalisiert und/oder die Konfiguration der Speichersteuervorrichtung dementsprechend durchgeführt.
Beispielsweise weist die Speichersteuervorrichtung eine weitere Empfangseinrichtung auf, die eingerichtet ist, eine Nachricht von der Zugriffseinheit zu empfangen, die spezifiziert, dass die Folge von Zugriffen die Ausführung einer Operation in dem Speicher zur Folge haben.
Somit signalisiert die Zugriffseinheit explizit beispielsweise in Form eines separaten Signals oder in Form einer besonderen Kennzeichnung der Anforderung nach dem ersten Zugriff der Folge von Zugriffen, dass die Folge von Zugriffen in dem Sinne eine Einheit bilden, dass sie die Ausführung einer Operation in dem Speicher zur Folge haben. Beispielsweise wird der Speichersteuervorrichtung auf diese Weise angezeigt, dass die Folge von Zugriffen nicht durch einen Zugriff einer anderen Zugriffseinheit unterbrochen werden soll.
Die Speichersteuervorrichtung kann ferner einen Zeitgeber aufweisen, der eingerichtet ist, die Zeitdauer zu messen, für die der Zugriffseinheit das Recht zu gewährt wird, mittels der Speichersteuervorrichtung die Folge von Zugriffen durchzuführen, und wobei die Steuerung eingerichtet ist, nicht länger jeder anderen Zugriffseinheit das Recht, mittels der Speichersteuervorrichtung einen Zugriff auf den Speicher durchzuführen, zu verweigern, wenn die Zeitdauer eine einstellbare Maximaldauer überschritten hat.
So kann vermieden werden, dass eine Zugriffseinheit einen Speicher dauerhaft blockiert, etwa weil sie während einer Programmierungssequenz zurückgesetzt worden ist oder aus einem anderen Grund eine Folge von Zugriffen nicht beendet.
Die Speichersteuervorrichtung kann eine weitere Speicherschnittstelle, die mit einem weiteren Speicher koppelbar ist, aufweisen.
Die Steuerung ist beispielsweise eingerichtet, nicht länger jeder anderen Zugriffseinheit das Recht, mittels der Speichersteuervorrichtung einen Zugriff auf den Speicher durchzuführen, zu verweigern, sobald die Zugriffseinheit einen Zugriff auf den weiteren Speicher durchgeführt hat.
Anschaulich wird die Information genutzt, dass die Zugriffseinheit die Folge von Zugriffen beendet haben muss, da sie bereits auf den anderen Speicher zugreift.
In einer Ausführungsform ist die Steuerung eingerichtet, während der Zugriffseinheit das Recht gewährt ist, mittels der Speichersteuervorrichtung die Folge von Zugriffen durchzuführen, einer anderen Zugriffseinheit, die angefordert hat, einen Zugriff auf den weiteren Speicher durchzuführen, das Recht für einen Zugriff auf den weiteren Speicher zu erteilen.
Die andere Zugriffseinheit kann also auf den weiteren Speicher zugreifen, während der Zugriff auf den Speicher allen Zugriffseinheiten, außer der, die die Programmierungssequenz durchführt, verweigert wird. Ein paralleler Zugriff auf den Speicher und den weitern Speicher ist somit möglich, im Unterschied zu einem Bussystem, da bei diesem der Bus bei einem Zugriff vollständig blockiert wird.
Der Speicher ist beispielsweise ein (Burst-)Flash-Speicher, ein Cellular-RAM(Random Access Memory)-Speicher, ein SDRAM(Synchronous Dynamic RAM)-Speicher oder ein DDR-SDRAM(Double Data Rate SDRAM)-Speicher.
Unter dem Speicher kann aber auch nur ein Chip eines Speichermoduls zu verstehen sein. Insbesondere kann auch auf mehrere Chips eines Speichermoduls gleichzeitig zugegriffen werden, das exklusive Zugriffsrecht also nur für einen Chip des Speichermoduls vergeben werden. Analog kann ein exklusives Zugriffsrecht auf einen Chip aufgehoben werden, wenn die jeweilige Zugriffseinheit auf einen anderen Chip zugreift.
Die Zugriffseinheiten sind beispielsweise Prozessoren oder DMA-Einheiten.
1 zeigt ein Datenverarbeitungssystem 100 gemäß einem Ausführungsbeispiel der Erfindung.
Das Datenverarbeitungssystem 100 weist mehrere Master 101 sowie mehrere Speicher 102 auf. Unter einem Master 101 ist in diesem Zusammenhang eine Einheit zu verstehen, die Daten in einen Speicher 102 schreiben kann und Daten aus einem Speicher 102 lesen kann. Die Master 101 greifen mittels einer Speichersteuereinheit (Memory Controller) 103 auf die Speicher 102 zu. Die Master 101 sind beispielsweise Prozessoren oder DMA-Einheiten.
Beispielsweise sind die Master 101 und die Speichersteuereinheit 103 in einem portablen elektronischen Gerät, beispielsweise einem Mobilfunktelefon, angeordnet und die Speicher 102 sind interne oder externe Speicher des elektronischen Geräts. In diesem Fall ist einer der Master 101 beispielsweise ein ARM (Acorn Risc Machine)-Prozessor. Die Speicher 102 sind beispielsweise (Burst-)Flash-Speicher, Cellular-RAM(Random Access Memory)-Speicher, SDRAM (Synchronous Dynamic RAM)-Speicher oder DDR SDRAM (Double Data SDRAM)-Speicher.
Für jeden der Master 101 stellt die Speichersteuereinheit 103 einen Port 104 bereit, mittels welchem der jeweilige Master 101 und die Speichersteuereinheit 103 Daten austauschen. Beispielsweise übermittelt ein Master 101 mittels des ihm bereitgestellten Ports 104 die Adresse einer Speicherzelle eines der Speicher 102, in welche er Daten schreiben möchte oder aus welcher er Daten lesen möchte und gegebenenfalls die zu schreibenden Daten sowie die Information, in welchen der Speicher 102 der Master 101 Daten schreiben möchten bzw. aus welchem der Speicher 102 der Master 101 Daten lesen möchte. Die Speichersteuereinheit 103 übermittelt beispielsweise an den Master 101 mittels des in dem Master 101 bereitgestellten Ports 104 Daten, die in einer Speicherzelle eines Speichers 102 gespeichert sind, aus welcher der Master 101 lesen möchte.
Es wird angenommen, dass zum Speichern von Daten in einen Speicher 102 durch einen Master 101 eine Folge (oder Sequenz) von Zugriffen auf dem Speicher 102 erforderlich ist. Beispielsweise ist es zu Beginn einer solchen Zugriffsequenz zum Speichern von Daten in einer Speicherzelle eines Speichers 102 erforderlich, dass zunächst ein vorgegebener Wert in die Speicherzelle geschrieben wird.
In einem Ausführungsbeispiel der Erfindung weisen die Speicher 102 jeweils ein Statusregister 105 auf und nach jeder Zugriffssequenz zum Speichern von Daten in einer Speicherzelle ist es vorgesehen, dass ein Wert aus dem jeweiligen Statusregister 105 ausgelesen wird, der anzeigt, ob das Schreiben der Daten in die Speicherzelle erfolgreich war.
Im Folgenden wird der Aufbau der Speichersteuereinheit 103 genauer erläutert.
2 zeigt eine Speichersteuereinheit 200 gemäß einem Ausführungsbeispiel der Erfindung.
Die Speichersteuereinheit 200 weist eine Mehrzahl von Bridges 201 auf, die jeweils einen Port 104 zur Kommunikation mit einem Master 101 realisieren, wie es mit Bezug auf 1 erläutert ist. Jede Bridge 201 kann Daten 202, die in einen Speicher 102 zu schreiben sind, empfangen, aus einem Speicher 102 gelesene Daten 202 an einen Master 101 übermitteln, Adressen 203 von Speicherzellen, in die Daten geschrieben oder aus denen Daten gelesen werden sollen, empfangen und Steuersignale 204 von einem der Master 101 empfangen. Die Steuersignale 204 sind beispielsweise ein Bereichsauswahl-Signal, das spezifiziert, in welchen Bereich eines Speichers 102 Daten geschrieben werden sollen bzw. aus welchem Bereich eines Speichers 102 Daten gelesen werden sollen, und ein Speicherselektionssignal, das angibt, falls mehrere Speicher 102 mit der Speichersteuereinheit 200 gekoppelt sind, in welchem Speicher 102 Daten geschrieben werden sollen bzw. aus welchen Speicher 102 Daten gelesen werden sollen. Eines der Steuersignale 204 kann auch ein Lese/Schreibsignal sein, mittels welchem der jeweilige Master 101 spezifiziert, ob Daten in einen Speicher 102 geschrieben werden sollen oder ob Daten aus einem Speicher 102 gelesen werden sollen.
Es wird nun zur Einfachheit der weiteren Erläuterung angenommen, dass die Speichersteuereinheit 200 nur mit einem Speicher 102 gekoppelt ist. Insbesondere wird angenommen, dass wenn zwei Master 101 auf einen Speicher 102 zugreifen möchten, die beiden Master 101 auf denselben Speicher 102 zugreifen möchten.
Möchten zwei Master 101 auf den Speicher 102 zugreifen, so kann das Recht des Zugriffs nur einem Master 101 erteilt werden. Welchem Master 101 das Recht des Zugriffs erteilt wird, regelt ein Arbiter 205 der Speichersteuereinheit 200.
Die Art der Arbitrierung, die von dem Arbiter 205 durchgeführt wird, wird weiter unten genauer erläutert.
Wie oben erwähnt sind zum Speichern von Daten in einer Speicherzelle des Speichers 102 durch den Master 101 mehrere Lesezugriffe und Schreibzugriffe auf den Speicher 102 erforderlich, beispielsweise ein Lesezugriff auf das Statusregister 105 des Speichers 102, um überprüfen zu können, ob die Daten korrekt gespeichert wurden. Ein Speichern von Daten in den Speicher 102, auch als Programmierungssequenz bezeichnet, besteht somit aus einer Folge von mehreren Lesezugriffen und/oder Schreibzugriffen auf den Speicher 102. Unter einen Lesezugriff bzw. einen Schreibzugriff ist damit ein einzelner Lesebefehl bzw. Schreibbefehl gemeint, beispielsweise das Lesen eines Wertes von einer bestimmten Speicherzelle des Speichers 102, das Lesen eines Wertes aus dem Statusregister 105 des Speichers 102, das Schreiben eines Wertes in eine bestimmte Speicherzelle oder auch das Schreiben eines Wertes in das Statusregister 105.
Hat der Arbiter 205 einen Master 101 das Recht für einen Lesezugriff oder einen Schreibzugriff erteilt, so übermittelt er die Adresse 206 der Speicherzelle (welche auch die Adresse einer Speicherzelle des Statusregisters 105 sein kann), in die geschrieben werden soll, bzw. aus der gelesen werden soll und gegebenenfalls den zu schreibenden Wert 207 an einen Daten- und Adresspfad 209, der die Adresse 206 und gegebenenfalls den zu schreibenden Wert 207 an den Speicher 102 übermittelt, wie es durch den Doppelpfeil 210 angedeutet ist.
Handelt es sich um einen Lesezugriff, so empfängt der Daten- und Adresspfad 209 den gelesenen Wert 208, wie es ebenfalls durch den Doppelpfeil 210 angedeutet ist, und übermittelt den gelesenen Wert 208 an den Arbiter 205, der den gelesenen Wert 208 in Form der Daten 202 mittels der entsprechenden Bridge 201 an den Master 101, der den Lesezugriff angefordert hat, übermittelt.
Der Arbiter 205 übermittelt ferner Speicher-Steuersignale 211 an den Speicher 102, die zur Durchführung des Lesezugriffs bzw. des Schreibzugriffs erforderlich sind. Beispielsweise können die Speicher-Steuersignale 211 spezifizieren, ob es sich um einen Lesezugriff oder um einen Schreibzugriff handelt und in welchem Bereich des Speichers 102 sich die durch die Adresse 206 spezifizierte Speicherzelle befindet. Die Bereiche eines Speichers 102 können beispielsweise unterschiedliche Chips sein, aus denen der Speicher 102 besteht. In diesem Fall weisen die Speicher-Steuersignale 211 ein Chip-Auswahl (Chip Select)-Signal 212 auf, das spezifiziert, auf welchen Chip des Speichers 102 der Lesezugriff bzw. der Schreibzugriff ausgeführt werden soll. In einer Ausführungsform weist der Speicher 102 für jeden Chip, den er aufweist, ein eigenes Statusregister 105 auf.
Die Ausführung einer Folge von Zugriffen auf den Speicher 102 zum Speichern von Daten in den Speicher 102 wird im Folgenden mit Bezug auf 3 erläutert.
3 zeigt ein Ablaufdiagramm 300 gemäß einem Ausführungsbeispiel der Erfindung.
Es wird angenommen, dass ein Master 101 Daten in dem Speicher 102 speichern möchte (es wird weiterhin der Einfachheit halber angenommen, dass nur ein Speicher 102 vorhanden ist). Zur allgemeineren Darstellung der Erfindung wird angenommen, dass der Speicher 102 mehrere Speicherbereiche, in diesem Fall Chips, aufweist, und dass der Speicher 102 für jeden Chip ein Statusregister 105 aufweist.
Der Ablauf startet in Schritt 301. In Schritt 302 wird der Chip des Speichers 102 ausgewählt, der die Speicherzelle enthält, in die die zu schreibenden Daten geschrieben werden sollen. Eine Angabe dieses Chips wird der Speichersteuereinheit 200 mittels der Steuersignale 204 von dem Master 101 übermittelt. Entsprechend dieser Information übermittelt der Arbiter 205 das Chip-Auswahl-Signal 212 an den Speicher 102.
In Schritt 303 wird ein Schreib-Setup durchgeführt. In diesem Ausführungsbeispiel besteht das Schreib-Setup darin, dass ein vorgegebener Wert in die Speicherzelle, in die die zu schreibenden Daten geschrieben werden sollen, geschrieben wird. Dies ist beispielsweise der Wert 0×41 oder der Wert 0×44, wie es in [2] beschrieben ist.
Es wird somit zunächst ein Schreibzugriff auf die Speicherzelle, in die die zu schreibenden Daten geschrieben werden sollen, durchgeführt. Die Adresse der Speicherzelle des ausgewählten Chips übermittelt der Master 101 der Speichersteuereinheit 200 als eine der Adressen 203 und der Arbiter 205 übermittelt diese Adresse als Adresse 206 mittels des Daten- und Adresspfads 209 an den Speicher 102, wie es mit Bezug auf 2 erläutert ist. Der vorgegebene Wert wird als zu schreibender Wert 207 von dem Arbiter 205 an den Speicher 102 mittels des Daten- und Adresspfads 209 übermittelt.
Das Schreib-Setup kann auch darin bestehen, dass ein Wert des Statusregisters 105 des ausgewählten Chips, das heißt des Chips, der die Speicherzelle enthält, in die die zu schreibenden Daten gespeichert werden sollen, enthält, geschrieben wird.
In Schritt 304 setzt der Arbiter 205 ein exklusives Zugriffsrecht für den Master (Ownership Lock). Das heißt, dass nur der Master 101 auf den ausgewählten Chip des Speichers 102 zugreifen darf.
Solange das exklusive Zugriffsrecht gesetzt ist, wird somit keinem der anderen Master 101 von dem Arbiter 205 das Recht für einen Lesezugriff oder einen Schreibzugriff auf den ausgewählten Chip erlaubt.
In Schritt 303 wurde angenommen, dass dem Master 101, der die zu speichernden Daten in den Speicher 102 speichern möchte, das Recht für den Schreibzugriff, der für das Schreib-Setup erforderlich ist, zugeteilt bekommt. Dies ist der Fall, wenn für den ausgewählten Chip kein exklusives Zugriffsrecht für einen der anderen Master 101 besteht und wenn zum Zeitpunkt der Anforderung des Masters 101, den Schreibzugriff durchzuführen, kein anderer Master 101 mit einer höheren Priorität als der Master 101 einen Zugriff auf den ausgewählten Chip durchführen möchte.
Anschaulich wird somit einem Master 101 ein exklusives Zugriffsrecht für einen Chip erteilt, sobald dem Master 101 einmal das Recht für einen Schreibzugriff auf den Chip erteilt wurde, der Beginn einer Folge von Zugriffen auf den Chip ist, welche ein Speichern von Daten in den Chip zur Folge haben. Für die Dauer des exklusiven Zugriffsrechts werden alle Schreibzugriffe und Lesezugriffe anderer Master 101 auf den Chip von dem Arbiter 205 abgelehnt. Lesezugriffe und Schreibzugriffe anderer Master 101 auf andere Chips als den ausgewählten Chip (insbesondere auf andere Speicher 102 im Fall mehrerer Speicher) werden jedoch (sofern keine anderweitigen Kollisionen dabei auftreten) von dem Arbiter 205 ermöglicht.
Das Setzen des exklusiven Zugriffsrechts auf den ausgewählten Chip für den Master 101 wird beispielsweise von einer Unterlogik des Arbiters 205 übernommen. Beispielsweise kann zum Setzen des exklusiven Zugriffsrechts ein Flag des Arbiters 205 gesetzt werden.
Führen mehrere Master 101 gleichzeitig Programmierungssequenzen auf unterschiedlichen Chips des Speichers 102 aus, so kann für die Master 101 jeweils ein exklusives Zugriffsrecht für den jeweiligen Chip gesetzt werden.
In Schritt 305 werden von dem Master 101 die zu schreibenden Daten mittels eines Schreibzugriffs in der Speicherzelle gespeichert. Dieser Schreibzugriff bildet einen weiteren Zugriff im Rahmen der Folge von Zugriffen auf den Speicher 102 zum Speichern der zu speichernden Daten in dem Speicher 102.
In Schritt 306 wird als weiterer Zugriff im Rahmen der Folge von Zugriffen ein Lese-Zugriff auf das Statusregister 105 des ausgewählten Chips durchgeführt.
In diesem Ausführungsbeispiel wird ein Flag des Statusregisters 105 ausgelesen, das anzeigt, ob das Schreiben auf die Speicherzelle erfolgreich beendet worden ist, beispielsweise ob der zu schreibende Wert von der Speicherzelle bereits übernommen worden ist oder noch für weitere Taktzyklen anliegen muss. Wird von dem ausgelesenen Flag angezeigt, dass das Schreiben in die Speicherzelle nicht erfolgreich war, so wird in Schritt 307 eine Fehlerbehandlung durchgeführt, die beispielsweise lediglich darin besteht, dass der zu schreibende Wert für weitere Taktzyklen an der Speicherzelle anliegt und anschließend wieder mit Schritt 306 fortgefahren wird. Zeigt das ausgelesene Flag an, dass das Schreiben in die Speicherzelle erfolgreich war, so kann beispielsweise in Schritt 308 eine vollständige Statusüberprüfung des Statusregisters 105 des ausgewählten Chips durchgeführt werden und beispielsweise mittels weiterer Lesezugriffe auf das Statusregister 105 des ausgewählten Chips weitere Flags ausgelesen werden. Werden dabei Fehler entdeckt, kann wiederum eine Fehlerbehandlung ausgeführt werden. Werden keine Fehler bei der vollständigen Statusüberprüfung entdeckt, so war das Schreiben in die Speicherzelle erfolgreich und die Folge von Zugriffen auf den Speicher 102 ist beendet.
In Schritt 309 wird das exklusive Zugriffsrecht des Masters 101 auf den ausgewählten Chip aufgehoben und der Ablauf endet in Schritt 310.
Das exklusive Zugriffsrecht eines Masters 101 auf einen Chip wird somit aufgehoben, wenn der letzte Zugriff der Folge von Zugriffen zum Schreiben von Daten in den Chip erfolgreich durchgeführt worden ist. Weist die Folge von Zugriffen nur einen einzigen Lesezugriff am Ende der Folge auf (was in dem obigen Beispiel der Fall ist, wenn die vollständige Statusüberprüfung nicht durchgeführt wird) so kann anhand des Lesezugriffs automatisch festgestellt werden, dass die Programmierungssequenz beendet worden ist. Somit kann in diesem Fall automatisch das exklusive Zugriffsrecht aufgehoben werden, wenn ein Lesezugriff auftritt.
Analog kann, wenn eine Programmierungssequenz stets mit einem Schreibzugriff beginnt, automatisch ein exklusives Zugriffsrecht für einen Master 101 auf einen Chip erteilt werden, sobald der Master 101 einen Schreibzugriff auf den Chip durchgeführt hat. Es kann ferner ein Zeitgeber vorgesehen sein, der, wenn ein Schreibzugriff eines Masters 101 durchgeführt wurde und entsprechend ein exklusives Zugriffsrecht für diesen Master 101 auf den ausgewählten Chip erteilt wurde, zu Laufen beginnt. Nach Ablauf einer beispielsweise in dem Arbiter 205 einstellbaren Zeitdauer wird dem Master 101 das exklusive Zugriffsrecht entzogen. Somit kann der Fall vermieden werden, dass eine Programmierungssequenz nicht korrekt beendet wird, dem entsprechenden Master 101 das exklusive Zugriffsrecht somit nicht entzogen wird und der Master 101 unnötig das exklusive Zugriffsrecht behält und Zugriffe auf den ausgewählten Chip durch andere Master 101 dementsprechend verhindert werden.
Einem Master 101 kann ferner automatisch ein exklusives Zugriffsrecht auf einen Chip entzogen werden, wenn der Master 101 einen Schreibzugriff auf einen anderen Chip ausführt, da in diesem Fall angenommen werden kann, dass eine Programmierungssequenz zum Speichern von Daten in dem Chip beendet ist.
In einer Ausführungsform ist die Speichersteuereinheit 200 mit mehreren Speichern 102 gekoppelt und für jeden Speicher 102 ist ein eigener Daten & Adresspfad 209 vorgesehen. Beispielsweise können mehrere Master 101 gleichzeitig Zugriffe auf unterschiedliche Speicher 102 durchführen. Anschaulich ist somit ein paralleler Zugriff möglich.
Die Speichersteuereinheit 200 ist zwischen den Mastern 101 und den Speichern 102 angeordnet. Die Zugriffe der Master 101 auf die Speicher 102 erfolgen somit mittels der Speichersteuereinheit, welche als Schnittstelle zwischen den Mastern 101 und den Speichern 102 angesehen werden kann.
Die beschriebene Architektur unterscheidet sich von einem Bussystem. So greifen beispielsweise die Master 101 mittels einer zentralen Einheit, der Speichersteuervorrichtung 103, auf die Speicher 102 zu und die Speichersteuervorrichtung erteilt das Recht auf Zugriffe oder nicht, leitet also Zugriffsbefehle an die Speicher weiter oder nicht, je nach Rechtevergabe.
Zusammenfassend wird gemäß einem Ausführungsbeispiel der Erfindung eine Speichersteuervorrichtung beschrieben, aufweisend

– eine Speicherschnittstelle, die mit einem Speicher gekoppelt ist, wobei der Speicher beispielsweise mindestens einen Speicherbaustein aufweist;
– eine Mehrzahl von Zugriffsschnittstellen, wobei jede Zugriffsschnittstelle mit mindestens einer Zugriffseinheit gekoppelt ist;
– eine Empfangseinrichtung, die von den Zugriffseinheiten Anforderungen für Zugriffe auf den Speicher empfängt;
– eine Steuerung, die, wenn die Empfangseinrichtung eine Folge von Anforderungen für eine Folge von Zugriffen von einer Zugriffseinheit empfängt, welche Folge von Zugriffen ein Speichern von Daten in dem Speicher zur Folge haben, der Zugriffseinheit das Recht gewährt, mittels der Speichersteuervorrichtung die Folge von Zugriffen durchzuführen und jeder anderen Zugriffseinheit das Recht, mittels der Speichersteuervorrichtung einen Zugriff auf den Speicher durchzuführen, verweigert, solange nicht alle Zugriffe der Folge von Zugriffen durchgeführt worden sind.

In diesem Dokument sind folgende Veröffentlichungen zitiert:

[1] Intel: "Intel StrataFlash Wireless Memory System (LV18/LV30 SCSP) to Arm Primecell Memory Interface Design Guide
[2] Intel: "Intel StrataFlash Cellular Memory (M18)", Revision 002, Dezember 2005
[3] Spansion: S29WS-P MirrorBit^TM Flash Family S29WS512P, S29WS256P, S29WS128P 512/256/128 Mb (32/16/8 M × 16 bit) 1.8 V Burst Simultaneous Read/Write MirrorBit Flash Memory
[4] US 6,189,061

100: Datenverarbeitungssystem
101: Master
102: Speicher
103: Speichersteuereinheit
104: Port
105: Statusregister
200: Speichersteuereinheit
201: Bridges
202: Daten
203: Adressen
204: Steuersignale
205: Arbiter
206: Adresse
207: zu schreibender Wert
208: gelesener Wert
209: Daten- und Adresspfad
210: Doppelpfeil
211: Speicher-Steuersignale
212: Chip-Auswahl-Signal
300: Ablaufdiagramm
301-310: Ablaufschritte

Claims

Speichersteuervorrichtung aufweisend eine Speicherschnittstelle, die mit einem Speicher koppelbar ist, eine Mehrzahl von Zugriffsschnittstellen, wobei jede Zugriffsschnittstelle mit mindestens einer Zugriffseinheit koppelbar ist, eine Empfangseinrichtung, die eingerichtet ist, von den Zugriffseinheiten Anforderungen für Zugriffe auf den Speicher zu empfangen, eine Steuerung, die eingerichtet ist, wenn die Empfangseinrichtung eine Folge von Anforderungen für eine Folge von Zugriffen von einer Zugriffseinheit empfängt, welche Folge von Zugriffen die Ausführung einer Operation in dem Speicher zur Folge haben, der Zugriffseinheit das Recht zu gewähren, mittels der Speichersteuervorrichtung die Folge von Zugriffen durchzuführen und jeder anderen Zugriffseinheit das Recht, mittels der Speichersteuervorrichtung einen Zugriff auf den Speicher durchzuführen, zu verweigern, solange nicht alle Zugriffe der Folge von Zugriffen durchgeführt worden sind.
Speichersteuervorrichgung gemäß Anspruch 1, wobei die Ausführung der Operation in dem Speicher ein Speichern von Daten in dem Speicher ist.
Speichersteuervorrichtung gemäß Anspruch 1 oder 2, wobei die Steuerung eingerichtet ist, der Zugriffseinheit das Recht zu gewähren, mittels der Speichersteuervorrichtung die Folge von Zugriffen durchzuführen, wenn zum Zeitpunkt der ersten Anforderung der Folge von Anforderungen keiner anderen Zugriffseinheit das Recht erteilt ist, eine Folge von Zugriffen auf den Speicher durchzuführen, die die Ausführung einer Operation in dem Speicher zur Folge haben.
Speichersteuervorrichtung gemäß einem der Ansprüche 1 bis 3, wobei die Steuerung eingerichtet ist, der Zugriffseinheit das Recht zu gewähren, mittels der Speichersteuervorrichtung die Folge von Zugriffen durchzuführen, wenn zum Zeitpunkt der ersten Anforderung der Folge von Anforderungen keine Anforderung für einen Zugriff auf den Speicher einer anderen Zugriffseinheit, der eine höhere Zugriffspriorität als der Zugriffseinheit zugeordnet ist, vorliegt.
Speichersteuervorrichtung gemäß einem der Ansprüche 1 bis 4, wobei die Steuerung eingerichtet ist, jeder anderen Zugriffseinheit das Recht, mittels der Speichersteuervorrichtung einen Zugriff auf den Speicher durchzuführen, zu verweigern, wenn der Zugriffseinheit das Recht für einen Speicherzugriff erteilt worden ist und seit dem Speicherzugriff die Zugriffseinheit noch keinen Lesezugriff auf den Speicher durchgeführt hat.
Speichersteuervorrichtung gemäß einem der Ansprüche 1 bis 5, ferner aufweisend eine weitere Empfangseinrichtung, die eingerichtet ist, eine Nachricht von der Zugriffseinheit zu empfangen, die spezifiziert, dass die Folge von Zugriffen die Ausführung einer Operation in dem Speicher zur Folge haben.
Speichersteuervorrichtung gemäß einem der Ansprüche 1 bis 6, ferner aufweisend einen Zeitgeber, der eingerichtet ist, die Zeitdauer zu messen, für die der Zugriffseinheit das Recht zu gewährt wird, mittels der Speichersteuervorrichtung die Folge von Zugriffen durchzuführen, und wobei die Steuerung eingerichtet ist, nicht länger jeder anderen Zugriffseinheit das Recht, mittels der Speichersteuervorrichtung einen Zugriff auf den Speicher durchzuführen, zu verweigern, wenn die Zeitdauer eine einstellbare Maximaldauer überschritten hat.
Speichersteuervorrichtung gemäß einem der Ansprüche 1 bis 7, ferner aufweisend eine weitere Speicherschnittstelle, die mit einem weiteren Speicher koppelbar ist.
Speichersteuervorrichtung gemäß Anspruch 8, wobei die Steuerung eingerichtet ist, nicht länger jeder anderen Zugriffseinheit das Recht, mittels der Speichersteuervorrichtung einen Zugriff auf den Speicher durchzuführen, zu verweigern, sobald die Zugriffseinheit einen Zugriff auf den weiteren Speicher durchgeführt hat.
Speichersteuervorrichtung gemäß Anspruch 8 oder 9, wobei die Steuerung eingerichtet ist, während der Zugriffseinheit das Recht gewährt ist, mittels der Speichersteuervorrichtung die Folge von Zugriffen durchzuführen, einer anderen Zugriffseinheit, die angefordert hat, einen Zugriff auf den weiteren Speicher durchzuführen, das Recht für einen Zugriff auf den weiteren Speicher zu erteilen.
Speichersteuervorrichtung gemäß einem der Ansprüche 1 bis 10, wobei der Speicher ein Flash-Speicher oder ein Burst-Flash-Speicher, ein Cellular-RAM-Speicher, ein SDRAM-Speicher oder ein DDR-SDRAM-Speicher ist.
Speichersteuervorrichtung gemäß einem der Ansprüche 1 bis 11, wobei mindestens einer der Zugriffseinheiten ein Prozessor oder eine DMA-Einheit ist.
Verfahren zur Vergabe von Zugriffsrechten für den Zugriff auf einen Speicher, der mittels einer Speicherschnittstelle mit einer Speichersteuervorrichtung gekoppelt ist, an eine Mehrzahl von Zugriffseinheiten, die mittels Zugriffsschnittstellen mit der Speichersteuervorrichtung gekoppelt sind, bei dem die Speichersteuervorrichtung von den Zugriffseinheiten Anforderungen für Zugriffe auf den Speicher empfängt und bei dem, wenn die Speichersteuervorrichtung eine Folge von Anforderungen für eine Folge von Zugriffen von einer Zugriffseinheit empfängt, welche Folge von Zugriffen die Ausführung einer Operation in dem Speicher zur Folge haben, der Zugriffseinheit das Recht gewährt wird, mittels der Speichersteuervorrichtung die Folge von Zugriffen durchzuführen und jeder anderen Zugriffseinheit das Recht, mittels der Speichersteuervorrichtung einen Zugriff auf den Speicher durchzuführen, verweigert wird, solange nicht alle Zugriffe der Folge von Zugriffen durchgeführt worden sind.