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Die
vorliegende Erfindung betrifft eine Vorrichtung und ein Verfahren
zum Parallelisieren von seriellen digitalen Eingangssignalen, insbesondere eine
Vorrichtung und ein Verfahren zum Parallelisieren von mehreren seriellen
digitalen Eingangssignalen zu einem parallelen digitalen Ausgangssignal.
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Bei
Hochgeschwindigkeitsdatenübertragungen,
wie sie beispielweise für
datenpaketorientierte Datenübertragungen
zwischen modernen Speicheranordnungen und Computersystemen verwendet
werden, ist typischerweise eine seriell-zu-parallel-Umwandlung erforderlich,
um die Signale innerhalb der Speicheranordnung oder des Computersystems
mit niedrigeren Frequenzen bearbeiten zu können. Insbesondere bei Hochgeschwindigkeitsübertragungen zwischen
modernen Speicheranordnungen, beispielsweise DRAMs, und Computersystemen
oder Speichersteuerungen werden die Daten über serielle Leitungen übertragen.
Eine Vorverarbeitung der Signale einer seriellen Datenleitung mittels
einer Hochgeschwindigkeitslogik führt beispielsweise eine erste Parallelisierung
um den Faktor 4 durch. Anschließend
können
zum Beispiel 9 Bit breite Symbole über die resultierenden vier
Datensignale übertragen
werden. Aufgabe des Seriell-Parallel-Umwandlers ist es dann, aus
den vier seriellen Datenströmen
einen parallelen 9 Bit breiten Datenstrom zu erzeugen. Häufig werden
die seriellen Daten auf den einzelnen Datenleitungen mit gleicher
Taktfrequenz, aber mit unterschiedlicher Phasenlage übertragen.
Beispielsweise können
die Phasenlagen von vier seriellen Datenübertragungsleitungen jeweils
um 90° gegeneinander phasenverschoben
sein.
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Die
US 5 227 790 offenbart eine
Ansteuervorrichtung mit einem Datenspeicherschaltkreis, welcher
aus mehreren Speichervorrichtungen ausgebildet ist, welche nacheinander
serielle Ansteuerdaten einspeichern und diese parallel ausgeben.
Eine derartige Vorrichtung ist zum Parallelisieren eines seriellen Eingangssignals
zu einem parallelen Ausgangssignal bei verbesserter Verarbeitungsgeschwindigkeit
und verringertem Stromverbrauch geeignet.
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1A zeigt
einen Seriell-Parallel-Wandler 1 mit vier Eingangstaktsignalen
clk0-clk3, vier den einzelnen Eingangstaktsignalen zugeordneten
seriellen Dateneingangssignalen r0-r3, einem 9 Bit breiten parallelen
Datenausgangssig nal frmd, einem Ausgangsdatentakt frmclk sowie einem
Rückstelleingang rst
für den
Seriell-Parallel-Wandler 1.
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In 1B sind
die entsprechenden Signalpegelverläufe dargestellt. Eine Übertragung
eines ersten 9 Bit breiten Symbols über die vier seriellen Eingangssignale
erfolgt derart, dass Bit 0 des Symbols über ein erstes Eingangssignal
r0 übertragen wird,
Bit 1 des Symbols über
ein zweites Eingangssignal r1 übertragen
wird, Bit 2 des Symbols über
ein drittes Eingangssignal r2 übertragen
wird und Bit 3 des Symbols über
ein viertes Eingangssignal r3 übertragen
wird. Danach wird Bit 4 des Symbols über das erste Eingangssignal
r0 übertragen,
Bit 5 des Symbols über
das zweite Eingangssignal r1 übertragen, Bit
6 des Symbols über
das dritte Eingangssignal r2 übertragen
und Bit 7 des Symbols über
das vierte Eingangssignal r3 übertragen.
Wiederum danach wird Bit 8 des Symbols über das erste Eingangssignal
r0 übertragen.
Damit ist die Übertragung
des ersten Symbols abgeschlossen. Nun beginnt die Übertragung
eines zweiten Symbols, indem Bit 0 des Symbols über das zweite Eingangssignal
r1 übertragen
wird, Bit 1 des Symbols über
das dritte Eingangssignal r2 übertragen
wird und Bit 2 des Symbols über das
vierte Eingangssignal r3 übertragen
wird. Dieses Verfahren wird fortgesetzt bis ein viertes Symbol vollständig übertragen
wurde, wobei Bit 8 des vierten Symbols über das vierte Eingangssignal
r3 übertragen
wurde. Somit wurden insgesamt 36 Bits von vier Symbolen übertragen
und ein vollständiger
Zyklus ist abgeschlossen, so dass eine Übertragung eines fünften Symbols
analog zu der Übertragung
des ersten Symbols erfolgt. 1B zeigt
die Übertragung
eines derartigen Zyklus, in welchem 36 Bits in den 36 Intervallen
UI0-UI35 übertragen
werden.
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Die
Eingangssignale r0-r3 weisen dabei jeweils einen eigenen Takt clk0-clk3
auf, wobei die den einzelnen Eingangssignalen zugeordneten Taktsignale
clk0-clk3 zueinander jeweils um 90° phasenverschoben sind. Die
Datenübernahme
erfolgt, wie durch die Pfeile zwischen den Taktsignalen clk0-clk3 und
den Daten signalen r0-r3 dargestellt, jeweils mit der steigenden
Flanke des jeweiligen Taktsignals. Das parallelisierte Datenausgangssignal
frmd wird mit der steigenden Flanke des frmclk Taktsignals an den
Ausgängen
frmd bereitgestellt, wie in 1B durch
den Pfeil zwischen dem Ausgangsdatentakt frmclk und dem Ausgangssignal
frmd dargestellt. Da das Taktsignal frmclk von einer nicht gezeigten
weiterverarbeitenden Vorrichtung, von beispielsweise der Speicheranordnung
generiert wird, ist das Ausgangstaktsignal frmclk nur mit den Eingangstaktsignalen
clk0-clk3 über
einen relativ großen
Phasenversatz von zum Beispiel acht Intervallen Breite synchronisiert,
wie mit fclkx in 1B gezeigt. Daher ist ein möglichst
weiter Bereich, in welchem die steigende Flanke des Ausgangstaktsignals
dem Seriell-Parallel-Wandler 1 zugeführt werden kann, besonders wünschenswert.
Ein Beispiel für
einen derartigen wünschenswerten
Bereich für
die steigende Taktflanke des Ausgangstaktsignals ist der in 1B mit fclkx
bezeichnete Bereich.
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Wichtige
Qualitätsparameter
für eine
Ausgestaltung eines derartigen Seriell-Parallel-Wandlers sind die
erreichbare Verarbeitungsgeschwindigkeit (maximale Frequenz der
zu verarbeitenden Daten), der Flächenbedarf
auf dem Chip bzw. die Anzahl der Gatter, die Robustheit gegenüber Störungen,
der Stromverbrauch, der Entwicklungs- und Testaufwand sowie die
Verzögerungszeit
zwischen dem Eintreffen der seriellen Daten und der Ausgabe der
parallelisierten Daten. Insbesondere bei der Verwendung des Seriell-Parallel-Wandlers
in einer modernen Speicheranordnung ist die Verzögerungszeit besonders kritisch,
da hiervon maßgeblich
die Antwortzeit der Speicheranordnung auf eine Anfrage eines angeschlossenen
Computersystems abhängt.
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Eine
nahe liegende Ausgestaltung eines Seriell-Parallel-Wandlers verwendet
ein Fifo F1 mit Gray-kodierten Schreib- und Lesezeigern wrptr bzw. rdptr, wie
in 2 gezeigt.
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Die
Eingangstaktsignale clk0-clk3 steuern den Schreibzeiger wrptr derart
an, dass die Symbole, welche über
die Eingangssignale r0-r3 übertragen werden,
der Reihe nach in dem Fifo F1 gespeichert werden. Das Ausgangstaktsignal
frmclk steuert den Lesezeiger rdptr derart an, dass ein adressiertes
parallelisiertes Symbole aus dem Fifo F1 über das Ausgangssignal frmd
ausgelesen werden kann, um von einer nicht gezeigten weiterverarbeitenden
Vorrichtung weiterverarbeitet zu werden. Um sicherzustellen, dass
mit dem Ausgangstaktsignal erst dann ein Symbol aus dem Fifo F1
ausgelesen wird, wenn es vollständig
eingespeichert wurde, werden die Werte der Schreib- und Lesezeiger
wrptr bzw. rdptr einem Vergleicher V1 zugeführt. Der Vergleicher V1 signalisiert über ein
Freigabesignal rden, dass ein Auslesen des nächsten parallelisierten Symbols
freigegeben ist, wenn der Abstand der Zählerstände von dem Schreib- und dem
Lesezeiger wrptr und rdptr mindestens zwei beträgt.
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Die
Gray-Kodierung der Zeiger stellt sicher, dass nur einzelne Bits
während
eines Erhöhens
der Zeiger wrptr und rdptr umschalten, wodurch unbeabsichtigte Zwischenzustände der
Zeiger beim Erhöhen ihrer
Zählwerte
vermieden werden.
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Vorteil
dieser Ausgestaltung ist die hohe Robustheit. Probleme dieser Ausgestaltung
sind die hohe Anzahl der benötigten
Gatter und somit die benötigte
Fläche
auf einem Chip, der Stromverbrauch und vor allen Dingen eine große Verzögerungszeit zwischen
dem Eintreffen der seriellen Eingangsdaten r0-r3 und der Ausgabe der parallelisierten
Ausgangdaten frmd.
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Daher
ist es Aufgabe der vorliegenden Erfindung eine Vorrichtung zum Parallelisieren
mehrerer serieller digitaler Eingangssignale zu einem parallelen
digitalen Ausgangssignal bereitzustellen, die eine möglichst
kurze Verzögerungszeit
zwischen dem Eintreffen der seriellen Eingangssignale und dem Bereitstellen
der digitalen Ausgangssignale aufweist und ferner eine geringe Anzahl
von Gattern aufweist, um somit den Flächenbedarf und Stromverbrauch
einer Ausgestaltung auf einem integrierten Schaltkreis zu minimieren.
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Erfindungsgemäß wird diese
Aufgabe durch eine Vorrichtung gemäß Anspruch 1 und ein Verfahren
gemäß Anspruch
15 gelöst.
Die abhängigen
Ansprüche
definieren bevorzugte und vorteilhafte Ausführungsformen der Erfindung.
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Im
Rahmen der vorliegenden Erfindung wird eine Vorrichtung und ein
Verfahren zum Parallelisieren mehrerer serieller digitaler Eingangssignale
zu einem parallelen digitalen Ausgangssignal bereitgestellt. Die
Anzahl der seriellen digitalen Eingangssignale beträgt mindestens
zwei und wird im Folgenden mit N bezeichnet. Die Bitbreite des digitalen
Ausgangssignals ist dabei größer als
N und wird im Folgenden mit M bezeichnet. Über die N seriellen digitalen
Eingangssignale werden Symbole der Bitbreite M derart übertragen,
dass jedes der N seriellen digitalen Eingangssignale einen Anteil
des jeweiligen Symbols überträgt.
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Das
Verfahren umfasst ein Zuführen
der seriellen digitalen Eingangssignale zu mindestens M Bitspeichervorrichtungen,
wobei jede Bitspeichervorrichtung zum Speichern jeweils eines Bits
der N seriellen digitalen Eingangssignale ausgestaltet ist und genau
einer Bitposition des Symbols zugeordnet ist, ein zyklisches Ansteuern
der mindestens M Bitspeichervorrichtungen, wobei ein Ansteuern einer
der mindestens M Bitspeichervorrichtungen ein Einspeichern eines
Datenbits, welches der jeweiligen Bitspeichervorrichtung zugeführt ist,
in die jeweilige Bitspeichervorrichtung bewirkt, derart, dass innerhalb eines
Zyklus mindestens M Bits der seriellen digitalen Eingangssignale,
welche zu einem Symbol gehören, in
den mindestens M Bitspeichervorrichtungen eingespeichert werden,
und ein Auslesen der mindestens M Bitspeichervorrichtungen, um ein
Symbol der Bitbreite M an dem Ausgangssignal bereitzustellen.
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Die
Vorrichtung umfasst mehrere Bitspeichervorrichtungen, welche jeweils
zum Speichern eines Bits der seriellen digitalen Eingangssignale
ausgestaltet sind. Das von jeder Bitspeichervorrichtung gespeicherte
Bit wird als ein Bit des parallelen Ausgangssignals ausgegeben.
Die Anzahl der Bitspeichervorrichtungen beträgt mindestens M. Ferner umfasst
die Vorrichtung eine Ansteuervorrichtung zum Ansteuern der Bitspeichervorrichtungen,
welche die Bitspeichervorrichtungen derart zyklisch ansteuert, dass
innerhalb eines Zyklus mindestens M Bits der seriellen digitalen
Eingangssignale, die zu einem Symbol gehören, in den Bitspeichervorrichtungen eingespeichert
werden.
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Eine
derartig ausgestaltete Vorrichtung benötigt sehr wenig Gatterfunktionen
und verbraucht somit nur wenig Platz und Energie bei einer Realisierung
auf einem Halbleiterchip. Ferner weist diese Vorrichtung eine extrem
kurze Verzögerungszeit
zwischen dem Eintreffen der seriellen digitalen Eingangssignale
und einer Ausgabe des parallelisierten digitalen Ausgangssignals
auf, da unmittelbar nach einem Einspeichern des letzten Bits eines
Symbols das parallele digitale Ausgangssignal zur Weiterverarbeitung
bereitsteht.
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Gemäß einer
bevorzugte Ausführungsform weist
die Ansteuervorrichtung eine oder mehrere rückgekoppelte Schieberegisteranordnungen
auf. Jede rückgekoppelte
Schieberegisteranordnung weist mehrere in einem Ring verschaltete
Schieberegister-Bitspeichervorrichtungen
auf.
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Indem
eine Schieberegisteranordnung zur Ansteuerung der Bitspeichervorrichtungen
verwendet wird, wird eine hohe Robustheit der Schaltung erreicht,
da bei jedem Zustandswechsel innerhalb der Ansteuervorrichtung nur
wenige Signale ihren Zustand ändern.
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Die
Vorrichtung ist derart ausgestaltet, dass jeder der Bitspeichervorrichtungen
genau eine Bitposition des Symbols zugeordnet ist, und dass die
Vorrichtung zusätzliche
mehrere Multiplexvorrichtungen aufweist, die jeweils eingangsseitig
mit mehreren der N seriellen digitalen Eingangssignale gekoppelt
sind und ausgangsseitig jeweils mit einem. Eingang mindestens einer
der Bitspeichervorrichtungen gekoppelt sind. Dadurch können die
Multiplexvorrichtungen zeitlich gesteuert die jeweiligen Bitspeichervorrichtungen
mit den seriellen digitalen Eingangssignalen verbinden, welche Datenbits
für die
Bitposition der jeweiligen Bitspeichervorrichtung übertragen.
Die Ansteuervorrichtung ist zusätzlich
zur Ansteuerung der mehreren Multiplexvorrichtung ausgestaltet.
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Eine
derartige Ausführungsform
der Vorrichtung ist besonders vorteilhaft, wenn M kein Vielfaches
von N ist, da dann die Anzahl der Bitspeichervorrichtungen erheblich
reduziert werden kann, beispielsweise sogar auf M. Dadurch ist eine
erhebliche Einsparung an Gatterfunktionen und somit Chipfläche und
Leistungsaufnahme möglich.
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Gemäß einer
weiteren bevorzugte Ausführungsform
der Erfindung kann die Anzahl N der seriellen digitalen Eingangssignale
eine gerade Zahl sein. Die N seriellen digitalen Eingangssignale
können
eine gleiche Taktfrequenz und eine unterschiedliche Taktphasenlage
aufweisen. Die Taktphasenlagen der N seriellen digitalen Eingangssignale
können zueinander
jeweils näherungsweise
um 360°/N
verschoben sein. Die Ansteuervorrichtung kann dann N/2 rückgekoppelte
Schieberegisteranordnungen aufweisen. Jede dieser rückgekoppelten
Schieberegisteranordnungen weist eine gerade Anzahl von Schieberegister-Bitspeichervorrichtungen
auf. Die Schieberegister-Bitspeichervorrichtungen
werden abwechselnd mit um 180° phasenverschobenen
Takten angesteuert. In der rückgekoppelten
Schieberegisteranordnung wird ein Bitmuster kontinuierlich durchgeschoben,
welches mehrere Bitabschnitte umfasst, wobei die Bitabschnitte abwechselnd
einen ersten logischen Wert und einen davon abweichenden zweiten
logischen Wert aufweisen. Die Schieberegister-Bitspeichervorrichtungen
der ersten rück gekoppelten
Schieberegisteranordnung werden mit Takten der Phasenlage 0° und 180° angesteuert.
Die Schieberegister-Bitspeichervorrichtungen
der zweiten rückgekoppelten
Schieberegisteranordnung werden mit Takten mit Phasenlage 360°/N und 180° + 360°/N angesteuert.
Die Schieberegister-Bitspeichervorrichtungen
der dritten rückgekoppelten
Schieberegisteranordnung werden mit Takten mit Phasenlage 2·360°/N und 180° + 2·360°/N angesteuert
usw.
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Eine
Ausgestaltung der Ansteuervorrichtung gemäß der zuvor beschriebenen Ausführungsform benötigt nur
wenige Schieberegister-Bitspeichervorrichtungen zur Ansteuerung
der Bitspeichervorrichtungen. Ferner ändern sich bei jedem Zustandswechsel
der Ansteuervorrichtung innerhalb der Ansteuervorrichtung nur wenige
Signale, wodurch die Robustheit der Ansteuervorrichtung erhöht wird.
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Die
erfindungsgemäße Vorrichtung
kann insbesondere auf einem DRAM-Halbleiterchip eingesetzt werden,
welcher eine serielle Schnittstelle zum Übertragen von Daten und Befehlen
in Form von Datenpaketen gemäß einem
vorbestimmten Protokoll aufweist. Die Vorrichtung wird dabei zum
Parallelisieren von digitalen Eingangssignalen der seriellen Schnittstelle
verwendet.
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Die
vorliegende Erfindung wird nachfolgend unter Bezugnahme auf die
Zeichnung anhand bevorzugter Ausführungsformen erläutert.
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1A zeigt
eine Vorrichtung zum Parallelisieren von vier seriellen digitalen
Eingangssignalen zu einem parallelen digitalen Ausgangssignal gemäß dem Stand
der Technik; 1B zeigt das entsprechende Zeitsteuerverhalten
der Ein- und Ausgangssignale.
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2 zeigt
eine Vorrichtung zum Parallelisieren von seriellen digitalen Eingangssignalen
in ein paralleles digitales Ausgangssignal gemäß dem Stand der Technik.
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3 zeigt
eine erfindungsgemäße Ausführungsform
einer Vorrichtung zum Parallelisieren von vier seriellen digitalen
Eingangssignalen zu einem parallelen digitalen Ausgangssignal der
Bitbreite 9.
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4 zeigt
eine erfindungsgemäße Ausführungsform
der Vorrichtung aus 3 mit einer Ansteuervorrichtung.
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5 zeigt
das Zeitsteuerverhalten der in 4 dargestellten
Ausführungsform
der erfindungsgemäßen Vorrichtung.
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6 zeigt
eine weitere Ausführungsform
einer Ansteuervorrichtung der erfindungsgemäßen Vorrichtung.
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7 zeigt
das Zeitsteuerverhalten der in 6 dargestellten
Ausführungsform
der Erfindung.
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8A zeigt
eine Ansteuervorrichtung einer erfindungsgemäßen Vorrichtung und 8B zeigt das
Zeitsteuerverhalten der in 8A dargestellten Ausführungsform.
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9A zeigt
eine weitere Ausführungsform einer
Ansteuervorrichtung der erfindungsgemäßen Vorrichtung, und 9B zeigt
das Zeitsteuerverhalten der in 9A dargestellten
Ausführungsform.
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10A und 10B zeigen
jeweils eine Ausführungsform
einer Taktumschaltvorrichtung der erfindungsgemäßen Vorrichtung.
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11A zeigt eine weitere Ausführungsform einer Ansteuervorrichtung
der erfindungsgemäßen Vorrichtung,
und 11B und 11C zeigen
das Zeitsteuerverhalten der Vorrichtung aus 11A.
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3 stellt
eine erfindungsgemäße Vorrichtung 1 zum
Parallelisieren von vier seriellen digitalen Eingangssignalen r0-r3 zu einem parallelen
digitalen Ausgangssignal frmd0-frmd8 dar. Die Vorrichtung umfasst
18 Bitspeichervorrichtungen i0a-i8a
und i0b-i8b, eine Multiplexvorrichtung mab, neun Ausgangsbitspeichervorrichtungen
f0-f8 und 18 Multiplexvorrichtungen m0a-m8a und m0b-m8b. Die Ausgänge der
Multiplexvorrichtungen m0a-m8a und m0b-m8b sind mit den Eingängen D der
Bitspeichervorrichtungen i0a-i8a und i0b-i8b derart verbunden, dass
der Ausgang der Multiplexvorrichtung m0a mit dem Eingang D der Bitspeichervorrichtung
i0a verbunden ist, der Ausgang der Multiplexvorrichtung m1a mit
dem Eingang D der Bitspeichervorrichtung i1a verbunden ist, usw.
Die Ausgänge
Q der Bitspeichervorrichtungen i0a-i8a und i0b-i8b sind mit 18 Eingängen der
Multiplexvorrichtung mab verbunden. Die neun Ausgänge der
Multiplexvorrichtung mab sind jeweils mit einem Eingang der neun
Ausgangsbitspeichervorrichtungen f0-f8 verbunden. Die parallelisierten
digitalen Ausgangssignale der Bitbreite neun liegen an den Ausgängen Q der
Ausgangsbitspeichervorrichtungen f0-f8 an und können über die Signalleitungen frmd0-frmd8
zu (nicht gezeigten) Weiterverarbeitungsvorrichtungen weitergeleitet
werden.
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Eine
später
beschriebene Ansteuervorrichtung der Vorrichtung 1 steuert
die Multiplexvorrichtungen m0a-m8a über die Steuerleitungen s0a-s8a, die
Multiplexvorrichtungen m0b-m8b über
die Steuerleitungen s0b-s8b, die Bitspeichervorrichtungen i0a-i8a über die
Steuerleitungen e0a-e8a und die Bitspeichervorrichtungen i0b-i8b über die
Steuerleitungen e0b-e8b wie nachfolgend beschrieben an.
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Eine Übertragung
eines ersten 9 Bit breiten Symbols über die vier seriellen Eingangssignale
r0-r3 erfolgt derart, dass Bit 0 des Symbols über ein erstes Eingangssignal
r0 übertragen wird,
Bit 1 des Symbols über
ein zweites Eingangssignal r1 übertragen
wird, Bit 2 des Symbols über
ein drittes Eingangssignal r2 übertragen
wird und Bit 3 des Symbols über
ein viertes Eingangssignal r3 übertragen
wird. Danach wird Bit 4 des Symbols über das erste Eingangssignal
r0 übertragen,
Bit 5 des Symbols über
das zweite Eingangssignal r1 übertragen,
Bit 6 des Symbols über das
dritte Eingangssignal r2 übertragen
und Bit 7 des Symbols über
das vierte Eingangssignal r3 übertragen.
Wiederum danach wird Bit 8 des Symbols über das erste Eingangssignal
r0 übertragen.
Damit ist die Übertragung
des ersten Symbols abgeschlossen. Nun beginnt die Übertragung
eines zweiten Symbols, indem Bit 0 des Symbols über das zweite Eingangssignal
r1 übertragen
wird, Bit 1 des Symbols über
das dritte Eingangssignal r2 übertragen
wird und Bit 2 des Symbols über
das vierte Eingangssignal r3 übertragen
wird. Dieses Verfahren wird fortgesetzt bis ein viertes Symbol vollständig übertragen
wurde, wobei Bit 8 des vierten Symbols über das vierte Eingangssignal
r3 übertragen
wurde. Somit wurden insgesamt 36 Bits von vier Symbolen übertragen
und ein vollständiger
Zyklus ist abgeschlossen, so dass eine Übertragung eines fünften Symbols
analog zu der Übertragung
des ersten Symbols erfolgt.
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1B zeigt
die Übertragung
eines derartigen Zyklus, in welchem 36 Bits in den 36 Intervallen UI0-UI35 übertragen
werden. Die Eingangssignale r0-r3 weisen dabei jeweils einen eigenen
Takt clk0-clk3 auf, wobei die Takte clk0-clk3 zueinander jeweils
um 90° phasenverschoben
sind.
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Eine
Ansteuervorrichtung der in 3 gezeigten
Vorrichtung 1 steuert dementsprechend die Multiplexvorrichtung
m0a über
die Steuerleitung s0a und die Bitspeichervorrichtung i0a über die
Steuerleitung e0a derart an, dass zu dem Intervall UI0 die Multiplexvorrichtung
m0a das Eingangssignal r0 zu der Bitspeichervorrichtung i0a durchschaltet
und mit der steigenden Flanke von dem Taktsignal clk0 somit das Signal
von der Eingangsleitung r0 in die Bitspeichervorrichtung i0a einge speichert
wird. Zu einem nächsten
Intervall UI1 steuert die Ansteuervorrichtung die Multiplexvorrichtung
m1a über
die Steuerleitung s1a und die Bitspeichervorrichtung i1a über die
Steuerleitung e1a derart an, dass das Eingangssignal r1 zu der Bitspeichervorrichtung
i1a durchgeschaltet wird und das Eingangssignal r1 in die Bitspeichervorrichtung
i1a eingespeichert wird. Dementsprechend werden die Multiplexvorrichtungen
m2a-m8a über
die Steuerleitungen s2a-s8a und die Bitspeichervorrichtungen i2a-i8a über die
Steuerleitungen e2a-e8a
angesteuert, so dass die 9 Bits des ersten Symbols in den Bitspeichervorrichtungen
i0a-i8a eingespeichert werden. Dieses erste Symbol kann nun über die
Ausgänge
Q der Bitspeichervorrichtungen i0a-i8a ausgegeben und weiterverarbeitet
werden. Vorteilhafterweise wird dieses erste Symbol mittels eines
Taktsignals frmclk der (nicht gezeigten) weiterverarbeitenden Einheit
in Ausgangsbitspeichervorrichtungen f0-f8 über die Multiplexvorrichtung
mab eingespeichert.
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Ein
zweites Symbol, welches über
die Eingangssignale r0-r3 übertragen
wird, wird über
die Multiplexvorrichtungen m0b-m8b in die Bitspeichervorrichtungen
i0b-i8b in ähnlicher
Art und Weise eingespeichert. Dazu steuert die Ansteuervorrichtung über die
Steuerleitungen s0b und e0b die Multiplexvorrichtung m0b und die
Bitspeichervorrichtung i0b derart an, dass zu einem Intervall UI9
das Eingangssignal r1 mit der Bitspeichervorrichtung i0b verbunden
ist und somit das Bit 0 des zweiten Symbols in die Bitspeichervorrichtung
i0b eingespeichert wird. Auf vergleichbare Art und Weise werden
die Bits 1-8 des zweiten Symbols in den Intervallen UI10-17 in die Bitspeichervorrichtungen
i1b-i8b eingespeichert. Somit steht dann an den Ausgängen der
Bitspeichervorrichtungen i0b-i8b das zweite Symbol zur Verfügung, welches
dann mittels des Taktsignal frmclk der weiterverarbeitenden Einrichtung über die
Multiplexvorrichtung mab in die Ausgangsbitspeichervorrichtungen
f0-f8 eingespeichert werden kann.
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Danach
werden auf ähnliche
Art und Weise die Bits 0-8 eines dritten Symbols über die
Multiplexvorrichtungen m0a-m8a in die Bitspeichervorrichtungen i0a-i8a
in den Intervallen UI18-0I26
eingespeichert und anschließend
mit dem Taktsignal frmclk in die Ausgangsbitspeichervorrichtungen
f0-f8 zur Weiterverarbeitung eingespeichert. Danach wird das vierte
Symbol über
die Multiplexvorrichtungen m0b-m8b in die Bitspeichervorrichtungen
i0b-i8b zu den Intervallen UI27-UI35 von den Eingangssignalen r0-r3
eingespeichert und danach mit dem Taktsignal frmclk zur Weiterverarbeitung
in die Ausgangsbitspeichervorrichtungen f0-f8 eingespeichert. Damit
ist ein vollständiger
Zyklus abgeschlossen und eine Übertragung
eines fünften
Symbols erfolgt analog zu der Übertragung
des ersten Symbols.
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Durch
die Verwendung der Multiplexer m0a-m8a und m0b-m8b sind nur 18 Bitspeichervorrichtungen
i0a-i8a und i0b-i8b erforderlich. Eine weitere Reduzierung der Anzahl
der Bitspeichervorrichtungen auf neun ist möglich, indem die Multiplexer
einer jeden Bitspeichervorrichtung alle Eingangssignale r0-r3 den
Bitspeichervorrichtungen zur Verfügung stellen und geeignet angesteuert
werden. Eine Übernahme
der Symbole von den Bitspeichervorrichtungen in die Ausgangsbitspeichervorrichtungen
f0-f8 mit Hilfe des Taktsignals frmclk ist dann jedoch sehr zeitkritisch,
da diese Übernahme
genau zwischen zwei übertragenen
Datenbits erfolgen muss. Demgegenüber ist die in 3 gezeigt
Vorrichtung bezüglich
des Ausgangsdatentaktes frmclk sehr robust und unkritisch, da die übernehmende
steigende Taktflanke in einem weiten Bereich auftreten darf, wie
beispielsweise in 1B durch den Bereich fclkx angezeigt.
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4 zeigt
eine Ausführungsform
der Vorrichtung 1 mit einer Ansteuervorrichtung 2.
Die Ansteuervorrichtung 2 umfasst 18 Schieberegister-Bitspeichervorrichtungen
b0-b17, welche in einem Ring derart verschaltet sind, dass ein Ausgang
Q der Schieberegister-Bitspeichervorrichtung b0 mit einem Eingang
D der Schieberegister-Bitspeichervorrichtung b1 verbunden ist, ein
Ausgang Q der Schieberegister-Bitspeichervorrichtung b1 mit einem
Eingang D der Schieberegister-Bitspeichervorrichtung
b2 verbunden ist usw. und abschließend ein Ausgang Q der Schieberegister-Bitspeichervorrichtung
b17 mit einem Eingang D der Schieberegister-Bitspeichervorrichtung b0 verbunden
ist. Die Schieberegister-Bitspeichervorrichtungen
werden abwechselnd mit den Taktsignalen clk0 und clk2 derart angesteuert,
dass Schieberegister-Bitspeichervorrichtung
b0 mit Taktsignal clk0 angesteuert wird, Schieberegister-Bitspeichervorrichtung
b1 mit Taktsignal clk2 angesteuert wird, Schieberegister-Bitspeichervorrichtung
b2 mit Taktsignal clk0 angesteuert wird usw. und schließlich Schieberegister-Bitspeichervorrichtung
b17 mit Taktsignal clk2 angesteuert wird. Die Schieberegister-Bitspeichervorrichtungen
b0 und b1 werden zu einem Initialisierungszeitpunkt mit logischen
Einsen vorbelegt, während
die Schieberegister-Bitspeichervorrichtungen
b2-b17 mit logischen Nullen initialisiert werden.
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Da
die Taktsignale clk0 und clk2 um 180° phasenverschoben sind werden
die beiden logischen Einsen in der Schieberegisteranordnung sr1
mit jeder steigenden Flanke der Taktsignale clk0 und clk2 um eine
Position in der Schieberegisteranordnung sr1 weitergeschoben. Nach
18 steigenden Flanken der Taktsignale clk0 und clk2 wird wieder
der Ausgangszustand erreicht und ein Zyklus ist abgeschlossen. Um
innerhalb eines Zyklus die 36 Bits, welche über die vier Eingangssignale
r0-r3 angeliefert
werden, in die Bitspeichervorrichtungen i0a-i8a und i0b-i8b wie im Zusammenhang
mit 3, beschrieben einzuspeichern, werden zu jedem
der 18 Zustände
der Ansteuervorrichtung 2 jeweils zwei Bitspeichervorrichtungen
angesteuert. 5 zeigt warum eine derartige
Ansteuerung möglich
ist: Zum Zeitpunkt 0 ns können
mit der steigenden Flanke von clk0 die Eingangssignale r0 und r1
in die Bitspeichervorrichtungen übertragen
werden, da beide Eingangssignale zu diesem Zeitpunktstabil anliegen.
Ebenso ist zum Zeitpunkt 4,5 ns ein Einspeichern der Eingangssignal r2
und r3 mit der steigenden Flanke des Taktsignals clk2 möglich, da
auch diese Eingangssignale zu diesem Zeitpunkt stabil anliegen.
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Realisiert
wird eine derartige Ansteuerung der Bitspeichervorrichtungen i0a-i8a
und i0b-i8b indem jeweils zwei Bitspeichervorrichtungen, welche aufeinanderfolgende
Daten von den Eingangssignalen einspeichern, gleichzeitig angesteuert
werden. Die Ansteuerung dieser Paare von Bitspeichervorrichtungen
erfolgt über
die ODER-Gatter g0-g8 der Ansteuervorrichtung 2. So steuert
beispielsweise Gatter g2 über
die Steuerleitungen e0a und e1a die Bitspeichervorrichtungen i0a
und i1a an. ODER-Gatter g3 steuert entsprechend über die Steuerleitungen e2a
und e3a die Bitspeichervorrichtungen i2a und i3a an. Die weiteren
Ansteuerungen werden vergleichbar gewählt und sind aus der 4 ersichtlich.
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Jedes
der ODER-Gatter g0-g8 besitzt zwei Eingänge, welche mit Ausgängen Q der
Schieberegister-Bitspeichervorrichtungen derart verbunden sind,
dass während
der ersten neun Zustände
eines Zyklus der Schieberegisteranordnung sr1 jedes der ODER-Gatter g0-g8 genau
einmal angesteuert wird und während
der zweiten neun Zustände
eines Zyklus der Schieberegisteranordnung sr1 die ODER-Gatter g0-g8
wiederum genau einmal und in der gleichen Reihenfolge wie durch
die ersten neun Zustände
der Schieberegisteranordnung sr1 angesteuert werden. Somit wird
jedes der neun ODER-Gatter g0-g8 im Laufe eines Zyklus der Schieberegisteranordnung
sr1 genau zweimal angesteuert und somit jede der Bitspeichervorrichtungen
i0a-i8a und i0b-i8b
wie im Zusammenhang mit 3 beschrieben genau zweimal
angesteuert.
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Zusätzlich steuert
die Ansteuervorrichtung 2 auch die Multiplexvorrichtungen
m0a-m8a und m0b-m8b an. Die Ansteuerung erfolgt über die Signale s0a-s8a und
s0b-s8b. Wie aus 4 ersichtlich werden die Signale
der Steuerleitungen s0a-s8a und s0b-s8b direkt aus den Ausgaben
der Ausgänge
Q der Schie beregister-Bitspeichervorrichtungen b0 und b10-b17 gewonnen.
Dadurch wird erreicht, dass bei einer ersten Ansteuerung einer Bitspeichervorrichtung
ein erstes Eingangssignal über
die zugehörige Multiplexvorrichtung
der Bitspeichervorrichtung zugeführt
wird, und dass bei einem zweiten Ansteuern derselben Bitspeichervorrichtung
innerhalb des Zyklus ein zweites Eingangssignal über die zugehörige Multiplexvorrichtung
der Bitspeichervorrichtung zugeführt
wird.
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Beispielsweise
wird die Bitspeichervorrichtung i0a während eines Zyklus der Schieberegistervorrichtung
der Ansteuervorrichtung 2 zum einen angesteuert, wenn die
erste logische Eins des umlaufenden Paares von logischen Einsen
in die Schieberegister-Bitspeichervorrichtung b2 eingespeichert wird,
wobei eine steigende Flanke über
den Ausgang Q der Schieberegister-Bitspeichervorrichtung b2 über die
Verbindung clk02 (2) dem ODER-Gatter g2 zugeführt wird und von dort über die
Steuerleitung e0a der Bitspeichervorrichtung i0a zugeführt wird, während die
Multiplexvorrichtung m0a über
die Steuerleitung s0a von dem Ausgang Q der Schieberegister-Bitspeichervorrichtung
b10 mit einer logischen Null angesteuert wird. Zu einem späteren Zeitpunkt des
Zyklus wird die Bitspeichervorrichtung i0a von der Schieberegister-Bitspeichervorrichtung
b11 ein weiteres Mal angesteuert, sobald die erste logische Eins
des umlaufenden Paares von logischen Einsen in die Schieberegister-Bitspeichervorrichtung
b11 eingespeichert wird. Dann wird eine steigende Flanke am Ausgang
der Schieberegister-Bitspeichervorrichtung b11 über eine Verbindung clk02 (11)
dem ODER-Gatter g2 zugeführt,
welches diese steigende Flanke über
die Steuerleitung e0a der Bitspeichervorrichtung i0a zuführt. Zu
diesem Zeitpunkt wird die Multiplexvorrichtung m0a über die
Steuerleitung s0a von dem Ausgang Q der Schieberegister-Bitspeichervorrichtung
b10 mit einer logischen Eins angesteuert und schaltet somit das
Eingangssignal r2 zu der Bitspeichervorrichtung i0a durch.
-
Eine
vergleichbare Ansteuerung für
die übrigen
Bitspeichervorrichtungen i1a-i8a und i0b-i8b sowie die Multiplexvorrichtungen
m1a-m8a und m0b-m8b werden ebenfalls von der Ansteuervorrichtung 2 bereitgestellt.
Somit realisiert die in 4 dargestellte Ansteuervorrichtung 2 eine
Ansteuerung der Bitspeichervorrichtungen derart, dass die seriellen
Eingangssignale r0-r3 gemäß der in 3 besprochenen
Art und Weise in die Bitspeichervorrichtungen eingespeichert werden.
-
Die
Ansteuervorrichtung 2 dieser Ausführungsform benötigt nur
18 Schieberegister-Bitspeichervorrichtungen b0-b17 sowie neun ODER-Gatter g0-g8.
Trotzdem wird eine zuverlässige
Ansteuerung der Bitspeichervorrichtungen sichergestellt, da mit
jedem Zustandswechsel der Ansteuervorrichtung nur wenige Signale
innerhalb der Ansteuervorrichtung ihren Pegel wechseln. Dies reduziert
zusätzlich
die Leistungsaufnahme. Ferner ist es möglich, da die Schieberegister-Bitspeichervorrichtungen
b0-b17 mit um 180° phasenverschobenen
Takten angesteuert werden, diese Schieberegister-Bitspeichervorrichtungen
sowohl als flankengetriggerte Flip-Flops als auch als pegelgesteuerte
transparente Latches auszubilden. Da transparente Latches im Allgemeinen schaltungstechnisch
weniger aufwändig
sind als flankengetriggerte Flip-Flops benötigt diese Ausführungsform
besonders wenig Chipfläche
bei einer Realisierung auf einem Halbleiterchip.
-
6 zeigt
eine weitere Ausführungsform
einer Ansteuervorrichtung 2 einer Vorrichtung 1.
Um die Übersichtlichkeit
der Figur zu erhalten, wurde der in 3 dargestellte
Anteil der Vorrichtung 1 hier nicht noch einmal dargestellt.
Es wird jedoch auf Signale und Komponenten der 3 Bezug
genommen werden.
-
Die
Ansteuervorrichtung 2 weist zwei rückgekoppelte Schieberegisteranordnungen
sr1, sr2 auf, welche jeweils 18 Schieberegister-Bitspeichervorrichtungen
b0-b17 bzw. b18-b35 aufweisen. Die Schieberegister-Bitspeichervorrichtungen
b0-b17 der ersten Schieberegisteranordnung sr1 werden abwechselnd
von Taktsignalen clk0 und clk2 angesteuert, wobei Schieberegister-Bitspeichervorrichtung
b0 von clk0 angesteuert wird, Schieberegister-Bitspeichervorrichtung
b1 von clk2 angesteuert wird usw. Die Schieberegister-Bitspeichervorrichtungen b18-b35
der zweiten Schieberegisteranordnung sr2 werden von Taktsignalen
clk1 und clk3 angesteuert. Zu einem Initialisierungszeitpunkt wird über die
Initialisierungsleitung rst in den Schieberegister-Bitspeichervorrichtungen
b0, b9, b10, b17 und b18, b27, b28, b35 jeweils eine logische Eins
eingespeichert, während
in den Bitspeichervorrichtungen bi-b8, b11-b16 und b19-b26, b29-b34
jeweils eine logische Null eingespeichert wird. Die Schieberegister-Bitspeichervorrichtungen
b0-b35 sind derart ausgestaltet, dass sie bei einer steigenden Flanke
des jeweiligen ansteuernden Taktsignals Daten, die an ihren Eingängen D anliegen,
einspeichern und an ihren Ausgängen
Q bereitstellen. Somit wird erreicht, dass in jeder Schieberegisteranordnung
sr1, sr2 jeweils zwei Paare von logischen Einsen umlaufen, wobei nach
jeweils neun Takten der Taktsignale clk0-clk3 wieder der Ausgangszustand
der Schieberegisteranordnungen sr1, sr2 erreicht wird und somit
ein Zyklus der Ansteuervorrichtung 2 abgeschlossen ist
-
Innerhalb
eines jeden Zyklus der Ansteuervorrichtung 2 weist jede
Schieberegisteranordnung sr1, sr2 18 verschiedene Zustände auf.
Da das in der Schieberegisteranordnung sr1, sr2 umlaufende Bitmuster
zwei getrennte Paare von logischen Eins-Pegeln aufweist, können diese 18 Zustände direkt
zum Ansteuern einer der Bitspeichervorrichtungen verwendet werden,
indem die Bitspeichervorrichtungen i0a, i2a, i4a, i6a, i8a, i1b,
i3b, i5b und i7b von den Ausgängen
der Schieberegister-Bitspeichervorrichtungen
b0-b8 angesteuert werden und die Bitspeichervorrichtungen i1a, i3a,
i5a, i7a, i0b, i2b, i4b, i6b und i8b von den Schieberegister-Bitspeichervorrichtungen
b18-b26 angesteuert werden. Somit wird jede der Bitspeichervorrichtungen
i0a-i8a und i0b-i8b im Laufe eines Zyklus der Ansteuervorrichtung 2 jeweils zwei
mal angesteuert. 7 zeigt das Zeitsteuerverhalten
der Steuerausgänge
e0a, e2a, e4a, e6a, e1b, e3b, e5b und e7b, die den Ausgaben der
Ausgänge Q
der Schieberegister-Bitspeichervorrichtungen b0-b8 entsprechen,
sowie die Ausgaben der Ausgänge
Q der Schieberegister-Bitspeichervorrichtungen b9-b17. Somit werden
die Bitspeichervorrichtungen gemäß der Beschreibung
der 3 angesteuert, um innerhalb eines Zyklus der Ansteuervorrichtung 2 vier Symbole über die
seriellen Eingangssignale r0-r3 in die Bitspeichervorrichtungen
einzuspeichern.
-
Zur
Ansteuerung der Multiplexvorrichtungen m0a-m8a und m0b-m8b weist die Ansteuervorrichtung 2 eine
Umschaltvorrichtung 3 auf. Die Umschaltvorrichtung 3 weist
zwei Umschalt-Bitspeichervorrichtungen
b36 und b37 auf, wobei der Eingang D der Umschalt-Bitspeichervorrichtung
b36 über
einen Inverter 4 mit dem Ausgang Q der Umschalt-Bitspeichervorrichtung
b36 verbunden ist und der Eingang D der Umschalt-Bitspeichervorrichtung b37 mit dem Ausgang
Q der Umschalt-Bitspeichervorrichtung
b36 verbunden ist. Der Steuereingang der Umschalt-Bitspeichervorrichtung
b36 ist mit dem Steuersignal e5b verbunden. Der Steuereingang der
Umschalt-Bitspeichervorrichtung
b37 ist mit dem Ausgang Q der Schieberegister-Bitspeichervorrichtungen
b10 verbunden. Der Ausgang der Umschalt-Bitspeichervorrichtung b36
ist zusätzlich
mit allen Steuereingängen der
Multiplexvorrichtungen m0a-m8a und m0b-m5b über die Steuerleitungen s0a-s8a
und s0b-s5b verbunden. Der Ausgang der Umschalt-Bitspeichervorrichtung
b37 ist mit den Steuereingängen
der Multiplexvorrichtungen m6b-m8b über die Steuerleitungen s6b-s8b
verbunden.
-
Die
Umschaltvorrichtung 3 arbeitet nun folgendermaßen: Nach
einer Initialisierung der Ansteuervorrichtung weisen die Umschalt-Bitspeichervorrichtungen
b36 und b37 an ihren Ausgängen
jeweils einen logischen Nullpegel auf. Dementsprechend schalten
die Multiplexvorrichtungen m0a-m8a und m0b-m8b jeweils den in der 3 oberen
Eingang zu der zugehörigen Bitspeichervorrichtung
durch. Dann werden die Bitspeichervorrichtungen i0a-i8a und i0b-i4b
von den Schieberegister-Bitspeichervorrichtungen
b0-b6 und b18-b24 über
die Steuerleitungen e0a-e8a und e0b-e4b angesteuert und somit die neun
Bits eines ersten Symbols in die Bitspeichervorrichtungen i0a-i8a
und die ersten fünf
Bits eines zweiten Symbols in die Bitspeichervorrichtungen i0b-i4b eingespeichert.
Als nächstes
steuert Schieberegister-Bitspeichervorrichtung b7 über die
Steuerleitung e5b die Bitspeichervorrichtung i5b an und speichert dort
das sechste Bit des zweiten Symbols ein. Gleichzeitig steuert die
Steuerleitung e5b die Umschalt-Bitspeichervorrichtung
b36 an, deren Eingang D über den
Inverter 4 mit dem Ausgang Q rückgekoppelt ist. Somit ändert sich
zu diesem Zeitpunkt auch die Ansteuerung der an den Ausgang Q der
Umschalt-Bitspeichervorrichtung b36 angeschlossenen Multiplexvorrichtungen
m0a-m8a und m0b-m5b. Somit schalten die Multiplexer m0a-m8a und
m0b-m5b nun in der 3 jeweils ihren unteren Eingang
zu der entsprechenden Bitspeichervorrichtung durch. Als nächstes werden
der Reihe nach von den Schieberegister-Bitspeichervorrichtungen
b25, b8 bzw. b26 über
die Steuerleitungen e6b, e7b bzw. e8b die Bitspeichervorrichtung
iEb, i7b bzw. i8b angesteuert, wodurch dort das siebte, achte bzw.
neunte Bit des zweiten Symbols eingespeichert wird. Es ist zu beachten, dass
die Multiplexvorrichtungen m6b-m8b zu diesem Zeitpunkt noch ihren
in der 3 oben gezeigten Eingang zu den Bitspeichervorrichtungen
i6b-i8b durchschalten.
-
Als
nächstes
werden über
die Ausgänge
Q der Schieberegister-Bitspeichervorrichtungen
b0-b6 und b18-b24 über
die Steuerleitung e0a-e8a und e0b-e4b die Bitspeichervorrichtung
i0a-i8a und i0b-i4b
angesteuert und neun Bits eines dritten Symbols und die ersten fünf Bits
eines vierten Symbols eingespeichert, wobei die Multiplexvorrichtungen m0a-m8a
und m0b-m5b jeweils
ihren in der 3 unten gezeigten Eingang zu
den entsprechenden Schieberegister-Bitspeichervorrichtungen durchschalten.
Zusätzlich
wird über
die Ausgabe am Ausgang Q der Schieberegister-Bitspeichervorrichtung b10
die Umschalt-Bitspeichervorrichtung
b37 angesteuert, welche sodann das Ausgangssignal der Umschalt-Bitspeichervorrichtung
b36, eine logische Eins, einspeichert und über die Steuerleitungen s6b-s8b an die Multiplexvorrichtungen
mob-m8b ausgibt. Somit sind jetzt alle Multiplexvorrichtungen m0a-m8a
und m0b-m8b derart angesteuert, dass sie den in 3 gezeigten
unteren Eingang zu den zugehörigen
Bitspeichervorrichtungen durchschalten.
-
Als
nächstes
wird die Bitspeichervorrichtung i5b von der Schieberegister-Bitspeichervorrichtung b7
angesteuert und speichert das sechste Bit des vierten Symbols, welches über die
Eingangsleitung r0 übertragen
wird, ein. Zusätzlich
wird über
die Steuerleitung e5b die Umschalt-Bitspeichervorrichtung b36 angesteuert,
welche daraufhin den logischen Wert Null einspeichert. Dadurch werden
nun die Multiplexvorrichtungen m0a-m8a und m0b-m5b über die Steuerleitung
s0a-s8a und s0b-s5b derart angesteuert, dass die Multiplexvorrichtungen
jeweils den in 3 oben gezeigten Eingang zu
den entsprechenden Bitspeichervorrichtungen durchschalten. Danach werden
der Reihe nach die Bitspeichervorrichtungen i6b, i7b und i8b über die
Signalleitungen e6b, e7b bzw. e8b von der Schieberegister-Bitspeichervorrichtungen
b25, b8 bzw. b26 angesteuert und das siebte, achte bzw. neunte Bit
des vierten Symbols in die Bitspeichervorrichtungen i6b, i7b bzw.
i8b eingespeichert, wobei die Multiplexvorrichtungen m6b, m7b und
m8b zu dieser Zeit ihren in 3 unten
gezeigten Eingang zu den entsprechenden Bitspeichervorrichtungen
durchschalten.
-
Damit
ist ein kompletter Zyklus der Ansteuervorrichtung 2 durchlaufen,
in welchem vier Symbole zu jeweils neun Bit eingespeichert wurden.
zu Beginn des nächsten
Zyklus werden die Multiplexvorrichtungen m6b-m8b mittels der Ausgabe
Q der Schieberegister-Bitspeichervorrichtung b10 derart angesteuert, dass
auch sie, wie die übrigen
Multiplexvorrichtungen m0a-m8a und m0b-m5b, ihren in 3 oben
gezeigten Eingang zu den entsprechenden Bitspeichervorrichtungen
durchschalten und somit zum einspeichern des sechsten Symbols geeignet
eingestellt sind.
-
Die
in 6 gezeigte Umschaltvorrichtung 3 ermöglicht im
Zusammenhang mit der Ansteuervorrichtung 2 eine zuverlässige Ansteuerung
der Multiplexvorrichtungen m0a-m8a und m0b-m8b der Vorrichtung 1.
Die Umschaltvorrichtung 3 benötigt nur wenige Gatterfunktionen
und somit nur wenig Chipfläche
und weist eine geringe Leistungsaufnahme auf. Die Schieberegister-Bitspeichervorrichtungen können, da
sie abwechselnd mit um 180° verschobenen
Takten angesteuert werden, sowohl als flankengetriggerte Flip-Flops
als auch als pegelgesteuerte transparente Latches ausgestaltet werden.
Da transparente Latches im Allgemeinen schaltungstechnisch weniger
aufwändig
sind als flankengetriggerte Flip-Flops, benötigt diese Ausführungsform
besonders wenig Chipfläche
bei einer Realisierung auf einem Halbleiterchip.
-
8A zeigt
eine weitere Ausführungsform einer
Ansteuervorrichtung 2 einer Vorrichtung 1. Um die Übersichtlichkeit
der Figur zu erhalten, wurde der in 3 dargestellte
Anteil der Vorrichtung 1 hier nicht noch einmal dargestellt.
Es wird jedoch auf Signale und Komponenten der 3 Bezug
genommen werden.
-
Die
Ansteuervorrichtung 2 weist zwei rückgekoppelte Schieberegisteranordnungen
sr1, sr2 auf, welche jeweils neun Schieberegister-Bitspeichervorrichtungen
b0-b8 bzw. b9-b17 aufweisen. Die erste Schieberegisteranordnung
sr1, welche die Schieberegister-Bitspeichervorrichtungen b0-b8 aufweist,
wird von einem Taktsignal clk0 angesteuert. Die zweite Schieberegisteranordnung
sr2, welche die Schieberegister-Bitspeichervorrichtungen
b9-b17 aufweist, wird von einem Taktsignal clk1 angesteuert. Zu
einem Initialisierungszeitpunkt wird über die Initialisierungsleitung
rst in den Schie beregister-Bitspeichervorrichtungen b0 und b9 jeweils
eine logische Eins eingespeichert, während in den Bitspeichervorrichtungen
bi-b8 und b10-b17 jeweils eine logische Null eingespeichert wird.
-
Die
Schieberegister-Bitspeichervorrichtungen b0-b17 sind derart ausgestaltet,
dass sie sowohl bei einer steigenden Flanke als auch bei einer fallenden
Flanke des Taktsignals clk0 bzw. clk1 Daten, die an ihren Eingängen D anliegen,
einspeichern und an ihren Ausgängen
Q bereitstellen. Somit wird erreicht, dass die logische Eins, welche
zyklisch durch die Schieberegisteranordnung sr1, sr2 geschoben wird, bereits
nach 4 ½ Taktzyklen
des Taktsignals clk0 bzw. clk1 wieder ihre ursprüngliche Position erreicht und somit
bereits nach 4 ½ Taktzyklen
der Taktsignale clk0 bzw. clk1 jeweils ein vollständiger Zyklus
der Schieberegisteranordnungen sr1, sr2 vollendet ist.
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Innerhalb
eines jeden Zyklus der Schieberegisteranordnung sr1, sr2 weist die
Schieberegisteranordnung sr1, sr2 neun verschiedene Zustände auf. Diese
neun Zustände
können
jeweils direkt zum Ansteuern einer der Bitspeichervorrichtungen
verwendet werden, indem die Bitspeichervorrichtungen i0a, i2a, i4a,
i6a, i8a, i1b, i3b, i5b und i7b von den Ausgängen der Schieberegister-Bitspeichervorrichtungen
b0-b8 angesteuert werden und die Bitspeichervorrichtungen i1a, i3a,
i5a, i7a, i0b, i2b, i4b, i6b und i8b von den Schieberegister-Bitspeichervorrichtungen
b9-b17 angesteuert werden. Eine Verwendung der Taktsignale clk2
und clk3 ist nicht notwendig, da clk2 dem um 180° phasenverschobenen clk0 entspricht
und clk3 dem um 180° phasenverschobenen clk1
entspricht und die Schieberegister-Bitspeichervorrichtungen sowohl
auf die steigenden Flanken als auch auf die fallenden Flanken der
ansteuernden Taktsignale reagieren. 8B zeigt
das Zeitsteuerverhalten der Steuerausgänge e0a, e2a und e7b der ersten
Schieberegisteranordnung sr1. Die Ansteuerung der Bitspeichervorrichtung
erfolgt wie im Zusammenhang mit 3 zuvor
beschrieben.
-
Zur
Ansteuerung der Multiplexvorrichtungen m0a-m8a und m0b-m8b weist die Ansteuervorrichtung 2 eine
Umschaltvorrichtung 3 auf. Die Umschaltvorrichtung 3 weist
zwei Umschalt-Bitspeichervorrichtungen
b36 und b37 auf, wobei der Eingang D der Umschalt-Bitspeichervorrichtung
b36 über
einen Inverter 4 mit dem Ausgang Q der Umschalt-Bitspeichervorrichtung
b36 verbunden ist und der Eingang D der Umschalt-Bitspeichervorrichtung b37 mit dem Ausgang
Q der Umschalt-Bitspeichervorrichtung
b36 verbunden ist. Der Steuereingang der Umschalt-Bitspeichervorrichtung
b36 ist mit dem Steuersignal e7b der Steuervorrichtung verbunden.
Der Steuereingang der Umschalt-Bitspeichervorrichtung b37 ist mit dem
Steuersignal e0a der Ansteuervorrichtung 2 verbunden. Der
Ausgang Q der Umschalt-Bitspeichervorrichtung b36 ist zusätzlich mit
allen Steuereingängen
der Multiplexvorrichtungen m0a-m8a und m0b-m7b über die Steuerleitungen s0a-s8a
und s0b-s7b verbunden. Der Ausgang der Umschalt-Bitspeichervorrichtung
b37 ist mit der Multiplexvorrichtung m8b über die Steuerleitung s8b verbunden.
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Die
Umschaltvorrichtung 3 arbeitet nun folgendermaßen: Nach
einer Initialisierung der Ansteuervorrichtung weisen die Umschalt-Bitspeichervorrichtungen
b36 und b37 an ihren Ausgängen
jeweils einen logischen Nullpegel auf. Dementsprechend schalten
die Multiplexvorrichtungen m0a-m8a und m0b-m8b in 3 jeweils
den oberen Eingang zu der zugehörigen
Bitspeichervorrichtung durch. Dann werden die Bitspeichervorrichtungen
i0a-i8a und i0b-i6b von den Schieberegister-Bitspeichervorrichtungen b0-b7 und b9-b16 über die
Steuerleitungen e0a-e8a und e0b-e6b angesteuert und somit die neun
Bits eines ersten Symbols in die Bitspeichervorrichtungen i0a-i8a
und die ersten sieben Bits eines zweiten Symbols in die Bitspeichervorrichtungen i0b-i6b
eingespeichert. Als nächstes
steuert Schieberegister-Bitspeichervorrichtung b8 über die
Steuerleitung e7b die Bitspeichervorrichtung i7b an und speichert
dort das achte Bit des zweiten Symbols ein.
-
Gleichzeitig
steuert die Steuerleitung e7b die Umschalt-Bitspeichervorrichtung b36 an, deren
Eingang D über
den Inverter 4 mit dem Ausgang Q rückgekoppelt ist. Somit ändert sich
zu diesem Zeitpunkt auch die Ansteuerung der an den Ausgang Q der Umschalt-Bitspeichervorrichtung
b36 angeschlossenen Multiplexvorrichtungen m0a-m8a und m0b-m7b. Somit
schalten die Multiplexer m0a-m8a und m0b-m7b nun in 3 jeweils
ihren unteren Eingang zu der entsprechenden Bitspeichervorrichtung
durch. Als nächstes
wird von der Schieberegister-Bitspeichervorrichtung b17 über die
Steuerleitung e8b die Bitspeichervorrichtung i8b angesteuert, wodurch
dort das neunte Bit des zweiten Symbols eingespeichert wird. Es
ist zu beachten, dass die Multiplexvorrichtung m8b zu diesem Zeitpunkt
noch ihren oberen Eingang r1 zu der Bitspeichervorrichtung i8b durchschaltet.
Als nächstes
wird über
den Ausgang der Schieberegister-Bitspeichervorrichtung b0 über die Steuerleitung
e0a die Bitspeichervorrichtung i0a angesteuert und das erste Bit
eines dritten Symbols, welches über
r2 der Bitspeichervorrichtung i0a zugeführt wird, eingespeichert. Zusätzlich wird über die Steuerleitung
e0a die Umschalt-Bitspeichervorrichtung
b37 angesteuert, welche daraufhin das Ausgangssignal Q der Umschalt-Bitspeichervorrichtung b36,
eine logische Eins, einspeichert und über die Steuerleitung s8b an
die Multiplexvorrichtung m8b ausgibt. Somit sind jetzt alle Multiplexvorrichtungen m0a-m8a
und m0b-m8b derart angesteuert, dass sie den in 3 gezeigten
unteren Eingang zu den zugehörigen
Bitspeichervorrichtungen durchschalten.
-
Anschließend werden
die Bitspeichervorrichtungen i1a-i8a und i1b-i6b von den Schieberegister-Bitspeichervorrichtungen
b1-b7 und b9-b16
angesteuert und somit die Bits 1-8 des dritten Symbols in die Bitspeichervorrichtungen
i1a-i8a eingespeichert und die Bits 0-6 eines vierten Symbols in
die Bitspeichervorrichtungen i0b-i6b eingespeichert. Als nächstes wird
die Bitspeichervorrichtung i7b von der Schieberegister-Bitspeichervorrichtung
b8 angesteuert und speichert Bit 7 des vierten Symbols, welches über die
Eingangsleitung r2 übertra gen
wird, ein. Zusätzlich
wird über
die Steuerleitung e7b die Umschalt-Bitspeichervorrichtung b36 angesteuert,
welche daraufhin den logischen Wert Null einspeichert. Dadurch werden
nun die Multiplexvorrichtungen m0a-m8a und m0b-m7b über die
Steuerleitung s0a-s8a und s0b-s7b derart angesteuert, dass die Multiplexvorrichtungen
jeweils den in 3 oben gezeigten Eingang zu
den entsprechenden Bitspeichervorrichtungen durchschalten. Danach
wird Bitspeichervorrichtung i8b über
die Signalleitung e8b von der Schieberegister-Bitspeichervorrichtung b17 angesteuert
und Bit 8 des vierten Symbols, welches über die Eingangsleitung r3 übertragen
wird, in die Bitspeichervorrichtung i8b eingespeichert. Als nächstes steuert
Schieberegister-Bitspeichervorrichtung b0 über die Steuerleitung e0a die
Bitspeichervorrichtung i0a an, welche Bit 0 eines fünften Symbols
einspeichert. Zusätzlich
wird die Umschalt-Bitspeichervorrichtung b37 von der Steuerleitung
e0a angesteuert, so dass die Umschaltbitspeichervorrichtung b37 den
logischen Wert Null einspeichert und über die Steuerleitung s8b den
Multiplexer m8b derart ansteuert, dass der Multiplexer m8b die Eingangsleitung
r1 mit der Bitspeichervorrichtung i8b verbindet. Damit ist ein kompletter
Zyklus der Ansteuervorrichtung 2 durchlaufen, in welchem
vier Symbole zu jeweils neun Bit übertragen wurden.
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Die
in 8A gezeigte Umschaltvorrichtung 3 ermöglicht im
Zusammenhang mit der Ansteuervorrichtung 2 eine zuverlässige Ansteuerung
der Multiplexvorrichtungen der Vorrichtung 1. Die Umschaltvorrichtung 3 benötigt nur
wenige Gatterfunktionen und somit nur wenig Chipfläche und
weist eine geringe Leistungsaufnahme auf.
-
9A zeigt
eine weitere Ausführungsform der
Ansteuervorrichtung 2. Um die Übersichtlichkeit der Figur
zu erhalten, wurde der in 3 dargestellte Anteil
der Vorrichtung 1 hier nicht noch einmal dargestellt. Es
wird jedoch auf Signale und Komponenten der 3 Bezug
genommen werden.
-
Ebenso
wie die in 8A gezeigte Ansteuervorrichtung
umfasst die in 9A gezeigte Ansteuervorrichtung
zwei rückgekoppelte
Schieberegisteranordnungen sr1, sr2, wobei eine erste Schieberegisteranordnung
sr1 neun Schieberegister-Bitspeichervorrichtungen
b0-b8, einen Inverter 5 und ein XOR-Gatter 6 umfasst. Die Schieberegister-Bitspeichervorrichtungen
b0-b8 sind zu einem Ring verschaltet, wobei ein Ausgang Q der Schieberegister-Bitspeichervorrichtung
b0 mit einem Eingang D der Schieberegister-Bitspeichervorrichtung
b1 verbunden ist, ein Ausgang Q der Schieberegister-Bitspeichervorrichtung
b1 mit einem Eingang D der Schieberegister-Bitspeichervorrichtung
b2 verbunden ist usw. und schließlich ein Ausgang Q der Schieberegister-Bitspeichervorrichtung
b8 mit einem Eingang D der Schieberegister-Bitspeichervorrichten
b0 verbunden ist. Die Schieberegister-Bitspeichervorrichtungen b1,
b3, b5 und b7 werden mit einem Taktsignal clk01 angesteuert, welches
gegenüber
dem ansteuernden Taktsignal clk00 der Schieberegister-Bitspeichervorrichtungen
b0, b2, b4, b6 und b8 um 180° phasenverschoben
ist. Dies wird in dem Schaltbild in 9A mittels
des Inverters 5 erreicht. Zusätzlich weist die Schieberegisteranordnung
sr1 ein XOR-Gatter 6 auf, welches dazu dient, den zugeführten Takt
clk0 mit Hilfe der Steuerleitung swclk0 wahlweise invertieren zu
können.
-
Mit
Hilfe eines Rückstelleingangs
rst werden die Schieberegister-Bitspeichervorrichtungen zu einem
Initialisierungszeitpunkt derart eingestellt, dass Schieberegister-Bitspeichervorrichtung
b0 auf einen logischen Eins-Wert eingestellt wird und die übrigen Schieberegister-Bitspeichervorrichtungen
b1-b8 jeweils auf einen logischen Null-Wert eingestellt werden.
Die Schieberegister-Bitspeichervorrichtungen b0-b8
sind derart ausgestaltet, dass sie den an ihrem Eingang anliegenden
Wert mit einer steigenden Flanke ihres Ansteuereingangs übernehmen.
-
Die
zweite Schieberegisteranordnung sr2 der Ansteueranordnung 2 umfasst
die Schieberegister-Bitspeichervorrichtungen b9-b17, einen Inverter 7 und ein
XOR-Gatter 8. Aufbau und Funktionsweise der zweiten Schieberegisteranordnung
sr2 sind identisch zu der ersten Schieberegisteranordnung sr1, außer dass
die zweite Schieberegisteranordnung sr2 von einem Takt clk1 angesteuert
wird, der wahlweise mit Hilfe des Steuersignals swclk1, welches
dem XOR-Gatter 8 zugeführt
wird, invertiert werden kann, und aus dem die Taktsignale clk10
und clk11 zur Ansteuerung der Schieberegister-Bitspeichervorrichtungen b9-b17 erzeugt
werden.
-
Indem
die Bitspeichervorrichtungen b0-b8 bzw. b9-b17 abwechselnd von Taktsignalen
mit 180° Phasenverschiebung
angesteuert werden, ändert sich
der Zustand der Schieberegisteranordnung sr1 bzw. sr2 mit jeder
Flanke des ansteuernden Taktsignals clk0 bzw. clk1, außer wenn
das umlaufende logische Eins-Signal
von der Schieberegister-Bitspeichervorrichtung b8 bzw. b17 zu der
Schieberegister-Bitspeichervorrichtung b0 bzw. b1 übertragen wird,
da die Schieberegister-Bitspeichervorrichtungen
b8 und b0 bzw. b17 und b9 von Taktsignalen gleicher Phase angesteuert
werden. Um zu erreichen, dass das umlaufende logische Eins-Signal
mit jedem Flankenwechsel des ansteuernden Taktsignals clk0 bzw.
clk1 um eine Position innerhalb der Schieberegisteranordnung sr1
bzw. sr2 weiterbewegt wird, ändert
der Steuereingang swclk0 bzw. swclk1 jeweils genau dann seinen Wert,
wenn das umlaufende logische Eins-Signal in die Schieberegister-Bitspeichervorrichtung
b8 bzw. b17 eingespeichert wird. Dadurch wird das in der ersten
bzw. zweiten Schieberegisteranordnung sr1 bzw. sr2 zugeführte Taktsignal clk0
bzw. clk1 invertiert und mit der nächsten Flanke des clk0 bzw.
clk1 Signals kann das logische umlaufende Eins-Signal in die Schieberegister-Bitspeichervorrichten
b0 bzw. b9 übernommen
werden.
-
9B zeigt
das Zeitsteuerverhalten der ersten Schieberegisteranordnung sr1.
Dadurch wird, ähnlich
wie bei der Schie beregisteranordnung sr1, sr2 der 8A,
ein kompletter Umlauf der logischen Eins innerhalb von 4 ½ Taktzyklen
des Taktsteuersignals clk0 bzw. clk1 erreicht. An den Steuersignalausgängen e0a-e8a
und e0b-e8b werden somit die identischen Steuersignale erzeugt wie
in der Ansteuervorrichtung 2 der 8A. Die
Funktionsweise ist dementsprechend ähnlich zu der im Zusammenhang mit 8A beschriebenen
Funktionsweise.
-
10 zeigt zwei verschiedene Ausführungsformen
für eine
Taktumschaltvorrichtung 9, welche im Zusammenhang mit der
in 9 gezeigten Ansteuervorrichtung 2 zum
Umschalten des Takts clk0 verwendet werden können. Die Taktumschaltvorrichtung 9 der 10A umfasst eine Umschalt-Bitspeichervorrichtung b38, deren Eingang
D über
einen Inverter 10 mit ihrem Ausgang Q verbunden ist. Der
Ansteuereingang der Umschalt-Bitspeichervorrichtung b38 wird mit
dem Steuersignal e7b der Schieberegister-Bitspeichervorrichtung
b8 der 9A angesteuert. Somit ändert sich
mit jedem Ansteuern der Umschalt-Bitspeichervorrichtung b38, d.h.
mit jedem Durchlauf des logischen Eins-Pegels in der Schieberegisteranordnung
sr1 der Ansteuervorrichtung 2, der Pegel am Ausgang des
Inverters 10. Das Ausgabesignal des Inverters 10 wird über die Steuerleitung
swclk0 an das XOR-Gatter 6 der Schieberegisteranordnung
sr1 der 9A geleitet. Somit wird der
Takt zum Ansteuern der Schieberegister-Bitspeichervorrichtungen b0-b8 bei jedem Übergang des
logischen Eins-Pegels, welcher in der Schieberegisteranordnung sr1
durchgeschoben wird, von Schieberegister-Bitspeichervorrichtung b8 zu Schieberegister-Bitspeichervorrichtung
b0 umgeschaltet, so dass das in 9B gezeigte
Zeitsteuerverhalten erreicht wird.
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10B zeigt eine weitere Ausführungsform einer derartigen
Taktumschaltvorrichtung 9, welche zwei Bitspeichervorrichtungen
b39 und b40 sowie einen Inverter 11 umfasst. Der Ausgang
Q der Umschalt-Bitspeichervorrichtung b40 ist über den Inver ter 11 mit
dem Eingang D der Umschalt-Bitspeichervorrichtung b40 zurückgekoppelt.
Zusätzlich
ist der Ausgang des Inverters 11 mit dem Eingang D der Umschalt-Bitspeichervorrichtung
b39 verbunden, welche über
den Ansteuertakt clk00 angesteuert wird. Die Umschalt-Bitspeichervorrichtung
b40 wird über
den Ausgang der Schieberegister-Bitspeichervorrichtung b7 über die
Steuerleitung e5b angesteuert. Der Ausgang der Umschalt-Bitspeichervorrichtung
b39 steuert über
die Verbindungsleitung swclk0 die Schieberegisteranordnung sr1 der 9A der Ansteuervorrichtung 2 an.
Jedes Mal, wenn in der Schieberegisteranordnung sr1 der umlaufende
logische Eins-Pegel in die Schieberegister-Bitspeichervorrichtung
b7 eingespeichert wird, wird über
die Steuerleitung e5b die Umschalt-Bitspeichervorrichtung b40 angesteuert
und somit der Ausgangspegel am Ausgang des Inverters 11 invertiert.
Mit der nächsten
steigenden Flanke des Taktsignals clk00 wird einerseits die Schieberegister-Bitspeichervorrichtung
b8 angesteuert, und somit der umlaufende logische Eins-Pegel der
Schieberegisteranordnung sr1 um eine Position weitergeschoben, und
zusätzlich über die
Umschalt-Bitspeichervorrichtung b39 der Wert des Ausgangs des Inverters 11 in
die Umschalt-Bitspeichervorrichtung
b39 eingespeichert und über
die Steuerleitung swclk0 der Schieberegisteranordnung sr1 der 9 zugeführt. Dadurch werden mit Hilfe
des XOR-Gatters 6 die Ansteuertakte clk00 und clk01 invertiert
und somit das in 9B gezeigte gewünschte Ansteuerverhalten
erzielt.
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Die
Umschaltvorrichtung 9 der 10B benötigt zwar
etwas mehr Chipfläche,
da zwei Bitspeichervorrichtungen benötigt werden, ist jedoch bei zeitkritischen
Anwendungen von Vorteil, da der Pegel des Steuersignals swclk0 sich
bereits gleichzeitig mit der Änderung
des Pegels am Ausgang der Schieberegister-Bitspeichervorrichtung
b8 ändert.
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Eine
Taktumschaltvorrichtung zur Erzeugung des Ansteuersignals swclk1
für die
Schieberegister-Bitspeichervorrichtungen b9-b17 der Schieberegisteranordnung
sr2 lässt
sich auf ver gleichbare Art und Weise erzeugen und wird daher hier
nicht weiter im Detail beschrieben.
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11A zeigt eine weitere Ausführungsform einer Vorrichtung 1 mit
einer Ansteuervorrichtung 2. Um die Übersichtlichkeit der Figur
zu erhalten, wurde der in 3 dargestellte
Anteil der Vorrichtung 1 hier nicht noch einmal dargestellt.
Es wird jedoch auf Signale und Komponenten der 3 Bezug
genommen werden.
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Die
Ansteuervorrichtung 2 umfasst zwei Schieberegisteranordnungen
sr1, sr2, wobei eine erste Schieberegisteranordnung sr1 die Schieberegister-Bitspeichervorrichtungen
b0-b8 umfasst und eine zweite Schieberegisteranordnung sr2 die Schieberegister-Bitspeichervorrichtungen
b9-b17 umfasst. Die Schieberegister-Bitspeichervorrichtungen einer jeden
Schieberegisteranordnung sr1, sr2 sind rückgekoppelt, d.h. der Ausgang
Q von Schieberegister-Bitspeichervorrichtung b8 ist mit dem Eingang
D der Schieberegister-Bitspeichervorrichtung b0 bzw. der Ausgang
Q der Schieberegister-Bitspeichervorrichtung b17 ist mit dem Eingang
D der Schieberegister-Bitspeichervorrichtung
b9 verbunden. Über
einen Initialisierungsanschluss rst wird zu einem Initialisierungszeitpunkt
in die Schieberegister-Bitspeichervorrichtungen b0 bzw. b9 ein logischer
Eins-Pegel eingespeichert, während
in die übrigen
Schieberegister-Bitspeichervorrichtungen ein logischer Null-Pegel eingespeichert
wird. Die erste Schieberegisteranordnung sr1 wird mit einem Steuertakt
clkdb10 angesteuert, so dass mit jeder steigenden Flanke des Taktsignals
clkdb10 der logische Eins-Pegel um eine Position in der Schieberegisteranordnung
sr1 weitergeschoben wird, bzw. am Ende von Schieberegister-Bitspeichervorrichtung
b8 wieder in die Schieberegister-Bitspeichervorrichtung
b0 zurückgeführt wird.
Die zweite Schieberegisteranordnung sr2 wird auf ähnliche
Art und Weise mit dem Taktsignal clkdb11 angesteuert.
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Die
Ausgänge
der Schieberegister-Bitspeichervorrichtungen b0-b17 steuern auf ähnliche Art und Weise wie im
Zusammenhang mit 8A beschrieben über die
Steuerleitungen e0a-e8a und e0b-e8b die Bitspeichervorrichtungen
i0a-i8a und i0b-i8b sowie die Multiplexvorrichtungen m0a-m81 und
m0b-m8b an. Die Funktionsweise der Schieberegisteranordnungen sr1,
sr2 der Ansteuervorrichtung 2 ist vergleichbar mit den
in 8A gezeigten Schieberegisteranordnungen sr1, sr2,
wobei die Schieberegister-Bitspeichervorrichtungen b0-b17 der 11 auf steigende Flanken des Ansteuersignals
reagieren. Demzufolge sind andere Ansteuersignale als in 8A erforderlich,
welche die doppelte Taktfrequenz aufweisen.
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Derartige
Taktsteuersignale können
beispielsweise durch die in 11A gezeigten
Taktverdoppelungsvorrichtungen 13 und 14 gewonnen
werden. Indem die Takte der Eingangssignale clk0 und clk1 bzw. clk2
und clk3 über
jeweils ein UND-Gatter 15 bzw. 16 verknüpft werden
und die Ausgangssignale der UND-Gatter 15 und 16 mit
Hilfe des ODER-Gatters 19 verknüpft werden, wird ein Steuersignal
clkdb11 erzeugt, dessen Taktfrequenz dem Doppelten der Taktfrequenz
des Eingangssignals clk1 entspricht, und welches immer dann eine
steigende Flanke aufweist, wenn entweder clk1 oder clk3 eine steigende
Flanke aufweisen. Das Zeitsteuerverhalten von clk0-clk3 und clkdb11
ist in 11C dargestellt. Das gewonnene
Ansteuersignal clkdb11 kann nun zur Ansteuerung der Schieberegister-Bitspeichervorrichtungen
b9-b17 verwendet werden.
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Auf
vergleichbare Art und Weise kann aus den Takten der Eingangssignale
clk0-clk3, den UND-Gattern 17 und 18 und dem ODER-Gatter 20 eine
Taktverdoppelungsvorrichtung 14, wie in 11A dargestellt, realisiert werden. Der gewonnene
Ansteuertakt clkdb10 wird zur Ansteuerung der Schieberegister-Bitspeichervorrichtungen
b0-b8 verwendet. 11B zeigt das gesamte Zeitsteuerverhalten
der Ansteuervorrichtung der 11A.
Die Ansteuerung der Bitspeichervorrichtung erfolgt in ähnlicher
Art und Weise wie im Zusammenhang der Beschreibung der 8A zuvor
beschrieben.
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Da
die benötigte
Chipfläche
einer Schieberegister-Bitspeichervorrichtung,
die nur auf steigende Flanken reagiert, geringer ist als die benötigte Chipfläche einer
Schieberegister-Bitspeichervorrichtung, welche sowohl auf steigende
als auch auf fallende Flanken reagiert, wie die in 8A verwendete,
benötigt
die Ansteuervorrichtung 2 der 11A weniger
Chipfläche
als die Ansteuervorrichtung 2 der 8A.