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Verfahren zur Informationsweiterleitung bei elektronischen Bausteinen und entsprechend ausgestaltete Baugruppe Die vorliegende Erfindung betrifft ein Verfahren zur Weiterleitung von Informationen bei elektronischen Bausteinen, insbesondere Teilen eines Ranks eines Digitalspeichers, und eine Baugruppe, insbesondere ein DRAM-Speichersystem, welches entsprechend dieses Verfahrens ausgestaltet ist.
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Die
DE 103 39 787 A1 betrifft ein Speichermodul und ein Verfahren zum Betreiben eines Speichermoduls. Dabei sind Speicherbausteine in Reihe derart angeordnet, dass einzelne Speicherbausteine selektiv zu den Übrigen ansteuerbar sind, ohne dass der reguläre Datentransport unterbrochen werden muss. Während eines normalen Speicherbetriebs können Testdaten oder sonstige Daten ausgelesen werden.
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Die
WO 2005/038 813 A2 beschreibt ein Verfahren zum Betreiben von elektronischen Halbleiterbausteinen über Signalleitungen, wobei die Halbleiterbausteine gruppenweise auf Modulen angeordnet sind und wobei die Module an die Signalleitungen angeschlossen sind. Dabei wird eine Signalqualität auf den Signalleitungen ermittelt und bewertet, werden Halbleiterbausteine ausgewählt und die ausgewählten Halbleiterbausteine abhängig von einem Ergebnis der Bewertung verwendet.
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Die
DE 10 2004 040 459 A1 betrifft ein Halbleiterspeichermodul, wobei Speicherränke jeweils auf der Ober- und Unterseite einer Verdrahtungsplatte derart angeordnet sind, dass im Betrieb eine Verteilung der Last längs von jeweiligen Datenleitungszügen stattfindet.
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Bei bestimmten Hardware-Architekturen, z. B. DRAM-Architekturen, werden elektronische Bausteine (z. B. Teile von Ranks) übereinander angeordnet, hauptsächlich um dadurch Platz einzusparen. Dabei sind die Ausgangsanschlüsse des einen elektronischen Bausteins mit den Eingangsanschlüssen des anderen elektronischen Bausteins verbunden. Daher sind die elektronischen Bausteine derart ausgestaltet, dass sie eine Information, welche sie eingangsseitig an einem bestimmten Eingangsanschluss empfangen, ausgangsseitig an den entsprechenden Ausgangsanschluss unverändert weiterleiten (Repeater-Funktionalität), so dass der elektronische Baustein, welcher eingangsseitig mit den Ausgangsanschlüssen eines anderen elektronischen Bausteins verbunden ist, dieselbe Information an seinen Eingangsanschlüssen erhält, wie der andere elektronische Baustein. Aus Gründen des Package-Routings kann es dabei vorkommen, dass die Eingangsanschlüsse eines elektronischen Bausteins gespiegelt und/oder gedreht werden müssen, bevor die Eingangsanschlüsse mit den Ausgangsanschlüssen desjenigen weiteren elektronischen Bausteins verbunden werden, auf welchem er angeordnet ist. Wenn die Eingangs- und Ausgangsanschlüsse der elektronischen Bausteine in einer Reihe angeordnet sind, bedeutet dies, dass der erste Eingangsanschluss des ersten Bausteins anstelle mit dem ersten Ausgangsanschluss mit dem letzten Ausgangsanschluss des zweiten Bausteins und der zweite Eingangsanschluss des ersten Bausteins mit dem vorletzten Ausgangsanschluss des zweiten Bausteins usw. verbunden sind.
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Nach dem Stand der Technik ist jeder elektronische Baustein derart ausgestaltet, dass er die über seine Eingangsanschlüsse empfangene Daten umroutet, wenn er vorab eine Information darüber erhalten hat, dass seine Eingangsanschlüsse die Daten in einer umgekehrten Reihenfolge empfangen. Anders ausgedrückt besitzt jeder elektronische Baustein eine Zusatz-Hardware, so dass er in der Lage ist, sowohl mit der Situation, dass die Eingangsanschlüsse die Daten in der richtigen Reihenfolge empfangen, als auch mit der Situation, dass die Eingangsanschlüsse die Daten in der umgekehrten Reihenfolge empfangen, zurecht zu kommen. Während einer Initialisierungsphase wird jeder elektronische Baustein darüber informiert, ob die eine oder andere Situation für ihn vorliegt.
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Dieses Vorgehen nach dem Stand der Technik fügt jedem elektronischen Baustein eine Zusatz-Hardware hinzu, was zu höheren Stückpreiskosten führt. Darüber hinaus führt die Zusatz-Hardware, welche in der Regel aus einem Multiplexer an dem Empfangsteil des elektronischen Bausteins besteht, zu einer im Vergleich zu einem elektronischen Baustein, welcher diesen Multiplexer nicht aufweist, längeren Laufzeit. Gerade wenn es sich bei der Hardware-Architektur um ein einen DRAM-Speicher umfassendes Speichersystem und bei den elektronischen Bausteinen um Teile eines Ranks dieses Speichersystems handelt, fallen die höheren Stückpreiskosten und die höhere Laufzeit schwer ins Gewicht.
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Daher ist es die Aufgabe der vorliegenden Erfindung, ein Verfahren und eine entsprechend ausgestaltete Baugruppe bereitzustellen, bei welchen die vorab beschriebenen Nachteile zumindest abgemildert werden.
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Diese Aufgabe wird erfindungsgemäß durch ein Verfahren zur Informationsweiterleitung bei elektronischen Bausteinen nach Anspruch 1 und eine elektronische Baugruppe nach Anspruch 8 gelöst. Die abhängigen Ansprüche definieren bevorzugte und vorteilhafte Ausführungsformen der Erfindung.
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Im Rahmen der vorliegenden Erfindung wird ein Verfahren zur Weiterleitung von Information bei elektronischen Bausteinen bereitgestellt. Dabei weist jeder elektronische Baustein eine bestimmte Anzahl von Eingangsanschlüssen und eine identische Anzahl von Ausgangsanschlüssen auf. Die elektronischen Bausteine werden derart in einer Reihenschaltung verbunden, dass die bestimmte Anzahl der Eingangsanschlüsse jedes der elektronischen Bausteine, bis auf den ersten elektronischen Baustein, mit der bestimmten Anzahl der Ausgangsanschlüsse eines anderen der elektronischen Bausteine verbunden wird. Dabei schleift jeder der elektronischen Bausteine eine Information, welche er an seinem n-ten Eingangsanschluss empfängt unbearbeitet und unverändert an seinen n-ten Ausgangsanschluss durch, so dass diese Information in unveränderter Form auch einem mit ihm ausgangsseitig verbundenen elektronischen Baustein zur Verfügung steht. Die Eingangsanschlüsse und Ausgangsanschlüsse jedes elektronischen Bausteins sind dabei für jeden elektronischen Baustein in derselben geometrischen Anordnung angeordnet. Die geometrische Anordnung ist entweder eine Reihe, eine dreieckförmige Matrix oder eine rechteckförmige Matrix. Unabhängig davon, ob die geometrische Anordnung der Eingangsanschlüsse bei einem oder mehreren der elektronischen Bausteine gegenüber der geometrischen Anordnung der mit diesen Eingangsanschlüssen verbundenen Ausgangsanschlüssen des mit dem entsprechenden elektronischen Baustein eingangsseitig verbundenen elektronischen Bausteins gespiegelt, gedreht, gespiegelt und gedreht oder weder gespiegelt noch gedreht angeordnet sind, wird eine Adresse eines der elektronischen Bausteine, an denselben Eingangsanschlüssen empfangen bzw. von denselben Ausgangsanschlüssen des eingangsseitig verbundenen elektronischen Bausteins gesendet. Dabei wird jedem Baustein von einer Steuerung, welche mit dem ersten Baustein in der Reihenschaltung eingangsseitig verbunden ist, die Adresse zugewiesen, indem die Steuerung in einer Initialisierungsphase in einem ersten Schritt eine pro Baustein eindeutige Adresse ermittelt und indem die Steuerung in einem zweiten Schritt ermittelt, wie sich diese Adresse aufgrund der Art und Weise, wie die Bausteine verbunden worden sind, auf einem Weg von der Steuerung zu dem jeweiligen Baustein verändert, woraus sich die aktuelle Adresse des jeweiligen Bausteins ergibt.
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Da die Adresse immer an denselben Eingangsanschlüssen des elektronischen Bausteins empfangen wird, benötigt der elektronische Baustein keine Zusatz-Hardware, auch wenn seine Eingangsanschlüsse gespiegelt und/oder gedreht mit den Ausgangsanschlüssen des eingangsseitig vorhandenen elektronischen Bausteins verbunden sind, so dass beispielsweise der erste Eingangsanschluss mit dem letzten Ausgangsanschluss, der zweite Eingangsanschluss mit dem vorletzten Ausgangsanschluss, usw. verbunden sind. Dies gilt auch, wenn zwar die Eingangsanschlüsse eines bestimmten elektronischen Bausteins nicht gespiegelt oder gedreht mit den entsprechenden Ausgangsanschlüssen verbunden sind, aber die Eingangsanschlüsse eines vorher angeordneten elektronischen Bausteins gespiegelt und/oder gedreht mit den mit ihnen verbundenen Ausgangsanschlüssen verbunden sind. Da keine Zusatz-Hardware zum Umrouten der Adresse mehr im Baustein erforderlich ist, fällt vorteilhafter Weise auch keine zusätzliche Laufzeit über dieser Zusatz-Hardware an. Daher können die Kosten für die Zusatz-Hardware eingespart werden, wodurch jeder Baustein preiswerter wird.
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Durch die vorliegende Erfindung kann der Aufwand in Form einer Zusatz-Hardware, welche nach dem Stand der Technik erforderlich ist, um eine eventuelle Spiegelung und/oder Drehung der Anordnung der Eingangsanschlüsse gegenüber den mit ihnen verbundenen Ausgangsanschlüssen innerhalb des einzelnen Bausteins zu behandeln, aus dem Baustein entfernt werden. Erfindungsgemäß wird eine Behandlung der eventuellen Spiegelung und/oder Drehung der Anordnung der Eingangsanschlüsse in die Steuervorrichtung verlagert, welche mehrere Bausteine steuert.
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Die geometrische Anordnung, welche die Eingangs- und Ausgangsanschlüsse aller elektronischen Bauelemente Bausteine aufweist, ist spiegelsymmetrisch und/oder drehsymmetrisch. Darüber hinaus können die Eingangs- und Ausgangsanschlüsse bei jedem elektronischen Baustein, welche die Adresse empfangen bzw. senden, jeweils in einem mittleren Bereich dieser geometrischen Anordnung angeordnet sein, wobei sich dieser mittlere Bereich dadurch auszeichnet, dass er invariant gegenüber einer etwaigen spiegelsymmetrischen und/oder drehsymmetrischen Ausrichtung der geometrischen Anordnung der Eingangs- und Ausgangsanschlüsse ist. Das heißt, unabhängig davon, in welcher spiegel- und/oder drehsymmetrischen Ausrichtung die Eingangsanschlüsse mit den Ausgangsanschlüssen verbunden sind, bleiben die in dem mittleren Bereich angeordneten Anschlüsse (Eingangs- und Ausgangsanschlüsse) gleich bzw. verändert sich der mittlere Bereich nicht.
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Indem die Anschlüsse, welche die Adresse tragen, in der Mitte einer spiegelsymmetrischen und/oder drehsymmetrischen geometrischen Anordnung angeordnet werden, führt eine Spiegelung und/oder drehsymmetrische Drehung dieser spiegel- und/oder drehsymmetrischen Anordnung dazu, dass dieselbe Menge der Anschlüsse bzw. dieselben Anschlüsse die Adresse tragen, d. h. die Menge von Anschlüssen, welche die Adresse tragen, bleibt die gleiche.
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Im Rahmen der vorliegenden Erfindung wird auch eine elektronische Baugruppe, insbesondere ein eine DRAM-Speicherkomponente umfassendes Speichersystem, bereitgestellt, welche mehrere elektronische Bausteine, insbesondere Teile eines Ranks, umfasst. Dabei weist jeder elektronische Baustein eine bestimmte Anzahl von Eingangsanschlüssen und eine identische Anzahl von Ausgangsanschlüssen auf. Dabei sind die elektronischen Bausteine in Form einer Reihenschaltung derart verbunden, dass die bestimmte Anzahl der Eingangsanschlüsse jedes der elektronischen Bausteine, bis auf den ersten elektronischen Baustein, mit der bestimmten Anzahl der Ausgangsanschlüsse eines anderen der elektronischen Bausteine verbunden ist. Jeder elektronische Baustein leitet dabei eine Information, welche er eingangsseitig an einem n-ten seiner Eingangsanschlüsse empfängt, an einen n-ten seiner Ausgangsanschlüsse weiter, wobei n von 1 bis zu der vorbestimmten Anzahl läuft. Dabei sind eine geometrische Anordnung der Eingangsanschlüsse und eine geometrische Anordnung der Ausgangsanschlüsse jedes elektronischen Bausteins identisch. Die geometrische Anordnung ist entweder eine Reihe, eine dreieckförmige Matrix oder eine rechteckförmige Matrix. Dabei ist die geometrische Anordnung spiegelsymmetrisch und/oder drehsymmetrisch. Unabhängig davon, wie die geometrische Anordnung der Eingangsanschlüsse eines Bausteins gegenüber der geometrischen Anordnung der Ausgangsanschlüsse des mit ihm eingangsseitig verbundenen elektronischen Bausteins vorliegt, sind die Bausteine so ausgestaltet und miteinander verbunden, dass der jeweilige Baustein an derselben Menge seiner Eingangsanschlüsse eine Adresse empfängt und von derselben Menge seiner Ausgangsanschlüsse sendet. Eine Steuerung der Baugruppe, welche mit dem ersten Baustein in der Reihenschaltung eingangsseitig verbunden ist, ist ausgestaltet, um jedem Baustein die Adresse zuzuweisen, indem die Steuerung ausgestaltet ist, um in einer Initialisierungsphase in einem ersten Schritt eine pro Baustein eindeutige Adresse zu ermitteln und in einem zweiten Schritt zu ermitteln, wie sich diese Adresse aufgrund der Art und Weise, wie die Bausteine verbunden sind, auf einem Weg von der Steuerung zu dem jeweiligen Baustein verändert, woraus sich die aktuelle Adresse des jeweiligen Bausteins ergibt.
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Die Vorteile der erfindungsgemäßen Baugruppe sind dabei dieselben, welche vorab bei der Diskussion des erfindungsgemäßen Verfahrens beschrieben wurden, weshalb sie hier nicht wiederholt werden.
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Die vorliegende Erfindung eignet sich vorzugsweise zum Einsatz bei DRAM-Speicherkomponenten umfassendenen Speichersystemen, bei welchen heutzutage bis zu vier Teile eines Ranks des DRAMs aufeinander angeordnet sind. Selbstverständlich ist die Erfindung jedoch nicht auf diesen bevorzugten Anwendungsbereich beschränkt, sondern kann immer dort eingesetzt werden, wo entsprechend ausgestaltete elektronische Bausteine, welche übereinander angeordnet sind, entsprechend angesteuert werden.
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Die vorliegende Erfindung wird nachfolgend näher unter Bezugnahme auf die beigefügte Zeichnung an Hand bevorzugter Ausführungsbeispiele erläutert.
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1 stellt schematisch ein erfindungsgemäßes Speichersystem dar, wobei pro Rank nur jeweils ein Rankteil dargestellt ist.
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2 stellt alle möglichen Anordnungsvarianten der in 1 dargestellten DRAM-Speicherkomponente dar, wenn die spiegel- und drehsymmetrische Anordnung von Anschlüssen eines Rankteils zwei spiegel- bzw. drehsymmetrische Ausrichtungen aufweist.
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3 stellt schematisch ein erfindungsgemäßes Speichersystem dar, welches vier Ranks umfasst, welche wiederum jeweils aus mehreren Rankteilen aufgebaut sind.
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4 stellt verschiedene Varianten von spiegel- und drehsymmetrischen geometrischen Anordnungen von Anschlüssen eines Rankteils dar.
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In 1 ist schematisch ein Speichersystem 10 mit einem Memory Controller MC und vier Rankteilen 1–4, wobei jedes zu einem von vier Ranks gehört, dargestellt. Dabei sind die vier Rankteile 1–4 in Reihe angeordnet, so dass bis auf das erste Rankteil 1 die Eingangsanschlüsse 11 eines Rankteils 2–4 mit den Ausgangsanschlüssen 12 des jeweils eingangsseitig angeordneten Rankteils 1–3 verbunden sind. Die Eingangsanschlüsse 11 des ersten Rankteils 1 sind mit den Ausgangsanschlüssen des Memory Controllers MC verbunden.
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Wenn der Memory Controller eine Anweisung (z. B. eine Leseanweisung) zu einem der Rankteile 1–4 sendet, sendet er einen Rahmen, welcher aus mehreren Zeichenelementen besteht, an die Eingangsanschlüsse 11 des ersten Rankteils 1, welches die gesendeten Daten an die weiteren Rankteile 1–3 weiterleitet. Die Daten enthalten Information, wie z. B. die Reihen- und Spalten-Adresse des zu lesenden Datums. Da eine Anweisung einen der vier Rankteile 1–4 betreffen kann, muss die von dem Memory Controller MC gesendete Anweisung eine Identifikation des entsprechenden Rankteils 1–4 enthalten, so dass die Anweisung nur von dem betroffenen Rankteil 1–4 gelesen und ausgeführt wird. Bei der in 1 dargestellten DRAM-Speicherkomponente 10 mit vier Rankteilen 1–4 werden die vier Rankteile 1–4 mit einer zwei Bit umfassenden Adresse adressiert. Dabei ist die Adresse jeweils in der Mitte der sechs Eingangsanschlüsse 11 und sechs Ausgangsanschlüsse 12 der vier Rankteile 1–4 und damit auch in der Mitte der sechs Ausgangsanschlüsse des Memory Controllers MC angeordnet.
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Da die Adresse jeweils von den mittleren beiden Anschlüssen (dem dritten und vierten der sechs Anschlüsse) übertragen wird, wird die Adresse auch dann von den mittleren beiden Anschlüssen übertragen, wenn die geometrische Anordnung der Eingangsanschlüsse von einem Rankteil 1–4 gegenüber der geometrischen Anordnung der damit verbundenen Ausgangsanschlüssen 12 gespiegelt ist. Bei der in 1 dargestellten Ausführungsform ist die geometrische Anordnung der Anschlüsse 11, 12 eine Reihe, so dass die geometrische Anordnung nur zwei drehsymmetrische bzw. spiegelsymmetrische Ausrichtungen aufweist. Mit anderen Worten ist entweder der erste Eingangsanschluss mit dem ersten Ausgangsanschluss, der zweite Eingangsanschluss mit dem zweiten Ausgangsanschluss usw. oder der erste Eingangsanschluss mit dem sechsten Ausgangsanschluss, der zweite Eingangsanschluss mit dem fünften Ausgangsanschluss usw. verbunden.
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Wenn also die geometrische Anordnung der Eingangsanschlüsse gegenüber der geometrischen Anordnung der Ausgangsanschlüsse gespiegelt angeordnet ist, ist der dritte Eingangsanschluss mit dem vierten Ausgangsanschluss und der vierte Eingangsanschluss mit dem dritten Ausgangsanschluss verbunden. Daher tragen nach wie vor die mittleren Eingangsanschlüsse die Adresse, d. h. die Menge derjenigen Anschlüsse, die die Adresse tragen, hat sich nicht verändert.
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Angenommen die eigentliche Adresse des ersten Rankteils 1 ist 0/0, die Adresse des zweiten Rankteils 2 ist 0/1, die Adresse des dritten Rankteils 3 ist 1/0 und die Adresse des vierten Rankteils 4 ist 1/1, dann ist die Belegung des dritten und vierten Ausgangsanschlusses des Memory Controllers MC, um das zweite Rankteil 2 und das dritte Rankteil 3 anzusprechen, davon abhängig, ob die Rankteile 1–3 derart angeordnet sind, dass der dritte Anschluss des zweiten Rankteils 2 bzw. des dritten Rankteils 3 mit dem dritten Ausgangsanschluss oder mit dem vierten Ausgangsanschluss des Memory Controllers MC gekoppelt ist. Daher wird in einer einmaligen Initialisierungsphase der DRAM-Speicherkomponente dem zweiten Rankteil 2 bzw. dritten Rankteil 3 mitgeteilt, dass sie auf eine aktuelle Adresse 0/1 bzw. 1/0 oder auf 1/0 bzw. 0/1 reagieren sollen. Da die Adressen des ersten Rankteils 1 bzw. vierten Rankteils 4 0/0 bzw. 1/1 spiegelsymmetrisch sind, entsprechen ihre aktuellen Adressen in jedem Fall den eigentlichen Adressen.
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Bezüglich der Adresse der Rankteile sei darauf hingewiesen, dass alle Rankteile 1–4 desselben Ranks in aller Regel dieselbe Adresse aufweisen werden, wobei es sich bei dieser Adresse dann um eine Adresse des Ranks handelt. Da im voran stehenden Abschnitt nicht der Rank sondern das Rankteil im Vordergrund steht, wurde von der Adresse des Rankteils gesprochen, wobei in aller Regel die Adresse des Ranks, zu welchem das Rankteil gehört, gemeint ist.
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Darüber hinaus kann die Zuweisung der aktuellen Adressen an die einzelnen Rankteile oder Ranks auch unabhängig von einer eigentlichen Adresse jedes Ranks erfolgen. Der Memory Controller MC weist dazu jedem Rankteil 1–4 in einer Initialisierungsphase eine Adresse zu, welche er wie folgt ermittelt. Zuerst ermittelt der Memory Controller beispielsweise mittels eines Zählers eine pro Rankteil 1–4 oder Rank eindeutige Adresse. Dann ermittelt er in einem weiteren Schritt, wie sich diese Adresse aufgrund der Spiegelung und Verdrehung der Verbindungen zwischen den Rankteilen 1–4 auf dem Weg von dem Memory Controller MC zu dem entsprechenden Rankteil verändern würde und ermittelt daraus die aktuelle Adresse jedes Rankteils. Bei diesem Schritt wertet der Memory Controller MC eine Information aus, in welcher Weise die Verbindungen zwischen den Rankteilen 1–4 gedreht und gespiegelt sind. Abschließend teilt der Memory Controller MC diese aktuelle Adresse jedem Rankteil 1–4 mit. Dabei ist es durchaus möglich, dass mehreren Rankteilen 1–4 dieselbe aktuelle Adresse zugewiesen wird.
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Bezüglich der anderen Anschlüsse, d. h. des ersten, zweiten sowie fünften und sechsten Anschlusses, wird der Memory Controller MC in der einmaligen Initialisierungsphase darüber informiert, ob er die Belegung der anderen Ausgangsanschlüsse vertauschen muss oder nicht. Mit anderen Worten weiß der Memory Controller MC nach der einmaligen Initialisierungsphase, ob sein erster Ausgangsanschluss mit dem ersten oder sechsten Eingangsanschluss eines beliebigen Rankteils 1–4 verbunden ist. Abhängig von dieser Information belegt er seinen ersten, zweiten, fünften und sechsten Ausgangsanschluss entsprechend desjenigen Rankteils 1–4, welches er mit der entsprechenden Anweisung ansprechen möchte.
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In 2 sind alle möglichen Kombinationen der gespiegelt bzw. gedreht und ungespiegelten bzw. ungedrehten Verbindungen zwischen den Rankteilen 1–4 und/oder zwischen dem Memory Controller MC und dem ersten Rankteil 1 dargestellt. Dabei ist oberhalb jedes Rankteils 1–4 jeweils die aktuelle Adresse des entsprechenden Rankteils, d. h. die Adresse, auf welche das Rankteil 1–4 bei der entsprechenden Kombination anspricht, dargestellt.
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Bei der mit d) bezeichneten Kombination ist die tatsächliche Adresse des zweiten Rankteils 2 0/1 und die tatsächliche Adresse des dritten Rankteils 3 ebenfalls 0/1. Anders ausgedrückt, reagiert das zweite Rankteil bei der Kombination d), wenn er bei einer Anweisung auf seinem dritten Eingangsanschluss eine 0 und auf seinem vierten Eingangsanschluss eine 1 empfängt. Genauso reagiert das dritte Rankteil 3, wenn es auf seinem dritten Eingangsanschluss eine 0 und auf seinem vierten Eingangsanschluss eine 1 empfängt. Dies fuhrt zu keinen Problemen, da die Verbindung zwischen dem zweiten Rankteil 2 und dem dritten Rankteil 3 gespiegelt bzw. gedreht ist. Um beispielsweise das dritte Rankteil 3 anzusprechen, belegt der Memory Controller MC seinen dritten und vierten Ausgangsanschluss mit der eigentlichen Adresse 1/0 des dritten Rankteils, das heißt, den dritten Anschluss mit 1 und den vierten Anschluss mit 0.
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Bezüglich der Belegung seines ersten, zweiten, fünften und sechsten Ausgangsanschlusses weiß der Memory Controller MC, dass er diese Ausgangsanschlüsse bezüglich des ersten Rankteils 1 und des zweiten Rankteils 2 normal und bezüglich des dritten Rankteils 3 und des vierten Rankteils 4 gespiegelt bzw. gedreht beaufschlagen muss.
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Auf der rechten Seite der 2 sind all diejenigen möglichen Kombinationen i–p dargestellt, bei welchen die Verbindung zwischen dem Memory Controller MC und dem ersten Rankteil 1 gespiegelt bzw. gedreht ist.
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In 3 ist schematisch ein erfindungsgemäßes Speichersystem 10 dargestellt. Dieses Speichersystem 10 umfasst vier Ranks 5, welche jeweils mehrere Rankteile 1–4 aufweisen. Dabei kann ein Rank 5 beispielsweise aus vier, acht oder auch neun Rankteilen 1–4 bestehen. Natürlich ist es auch möglich, dass jeder Rank nur aus einem Rankteil besteht. Die in 3 übereinander angeordneten Rankteile 1–4 sind dabei ”stacked” angeordnet, was bedeutet, dass sie in Form eines Stapels (Stack) übereinander sitzen. Man erkennt das der Memory Controller MC jede Stack-Anordnung von Rankteilen 1–4 über eigene Leitungen ansteuert, so dass der Memory Controller MC in der Lage ist, alle Stack-Anordnungen von Rankteilen 1–4 parallel anzusteuern.
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In 4 sind vier verschiedene spiegel- und drehsymmetrische geometrische Anordnungen 21–24 dargestellt.
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4a stellt eine spiegel- und drehsymmetrische geometrische Anordnung dar, wobei die Anschlüsse 11, 12 in Reihe angeordnet sind. Im Gegensatz zu der in 1 dargestellten erfindungsgemäßen Ausführungsform weist die Anordnung der 4a allerdings nicht sechs sondern sieben eingangsseitige Anschlüsse 11 und ausgangsseitige Anschlüsse 12 auf. Dabei tragen die mittleren drei Anschlüsse die Adress-Information der anzusprechenden Ranks, während die mit dem Bezugszeichen 14 bezeichneten Anschlüsse keine Adress-Information tragen. Der mittlere Anschluss 15 trägt dabei als Fehler erkennendes Bit ein Parity-Bit der Adress-Information.
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Die geometrische Anordnung ”Reihe” besitzt zwei spiegel- oder drehsymmetrische Ausrichtungen. Dabei sei darauf hingewiesen, dass, wenn die Anzahl der Anschlüsse ungerade ist, der mittlere Anschluss seine Position unabhängig von der vorliegenden spiegel- oder drehsymmetrischen Ausrichtung beibehält. Daher ist die mittlere Position für das Parity-Bit prädestiniert, da die Position des Parity-Bits dem empfangenden Rankteil bekannt sein muss.
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In 4b ist eine drehsymmetrische (und bzgl. der Y-Achse spiegelsymmetrische) geometrische Anordnung 22 von Anschlüssen 11, 12 in Form eines Dreiecks dargestellt. Dabei tragen die mittleren drei Anschlüsse 13 die Adress-Information der Ranks bzw. Rankteile. Da es sich um ein gleichseitiges Dreieck handelt, weist diese geometrische Anordnung 22 sechs mögliche spiegel- und/oder drehsymmetrische Ausrichtungen auf (drei durch ein bloße Drehung und die weiteren drei durch eine Spiegelung mit anschließender Drehung). Selbstverständlich tragen jeweils die mittleren drei Anschlüsse 13 unabhängig davon, welche der sechs spiegel- und/oder drehsymmetrischen Ausrichtungen vorliegt, die Adress-Information.
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In 4c ist eine weitere drehsymmetrische geometrische Anordnung 23 von Anschlüssen 11, 12 in Form eines Quadrats dargestellt. Dabei tragen wiederum die mittleren vier Anschlüsse 13 die Adress-Information der Ranks. Diese geometrische Anordnung 23 weist acht mögliche spiegel- und/oder drehsymmetrische Ausrichtungen auf (vier durch ein bloße Drehung und die weiteren vier durch eine Spiegelung mit anschließender Drehung), wobei natürlich jeweils die mittleren vier Anschlüsse 13 unabhängig davon, welche der acht möglichen spiegel- und/oder drehsymmetrischen Ausrichtungen vorliegt, die Adress-Information tragen.
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In 4d ist eine rechteckförmige geometrische Anordnung 24 der Anschlüsse 11, 12 dargestellt, wobei die die Adress-Information tragenden Anschlüsse wiederum mit dem Bezugszeichen 13 und die keine Adress-Information tragenden Anschlüsse wiederum mit dem Bezugszeichen 14 gekennzeichnet sind. Die in 4d dargestellte spiegel- und drehsymmetrische geometrische Anordnung 24 weist vier spiegel- und/oder drehsymmetrische Ausrichtungen auf. Die in 4d dargestellte Anordnung 24 besitzt keinen Anschluss 15, welcher bei allen spiegel- und drehsymmetrischen Ausrichtungen an derselben Position liegt bzw. sich nicht verändert.
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Sollen nun über Anschlüsse, welche die in 4d dargestellte geometrische Anordnung 24 aufweisen, zwei Fehler erkennende oder Fehler korrigierende Bits übertragen werden, dann ist dies beispielsweise mit den durch die Bezugszeichen 31–34 gekennzeichneten Anschlüssen möglich. Wenn man voraussetzt, dass die Belegung der Anschlüsse 31–34 nur gegenüber einer Spiegelung um die Y-Achse invariant sein soll, dann können die Anschlüsse 31–34 zwei Fehler erkennende oder Fehler korrigierende Bits übertragen. Dabei werden die Anschlüsse 31, 32 und die Anschlüsse 33, 34 jeweils von dem Memory Controller MC mit derselben Belegung beaufschlagt, da der Anschluss 31 bzw. 32 genauso durch die Spiegelung um die Y-Achse in den Anschluss 32 bzw. 31 übergeht, wie dies bei dem Anschluss 33 bzw. 34 und dem Anschluss 34 bzw. 33 der Fall ist. Somit ist eine Belegung der die Fehler erkennenden oder Fehler korrigierenden Bits tragenden Anschlüsse 31–34 invariant gegenüber den beiden Ausrichtungen, welche durch eine Spiegelung um die Y-Achse entstehen. Das heißt, die Belegung der Anschlüsse 31–34 ist bei diesen beiden Ausrichtungen der geometrischen Anordnung 24 gleich.
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Wenn man voraussetzt, dass die Belegung der Anschlüsse nur gegenüber einer Spiegelung um die X-Achse invariant sein soll, dann werden die Anschlüsse 31, 33 und die Anschlüsse 32, 34 jeweils von dem Memory Controller MC mit derselben Belegung beaufschlagt, um die zwei Fehler erkennenden oder Fehler korrigierenden Bits zu realisieren.
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Wenn man dagegen voraussetzt, dass die Belegung der Anschlüsse sowohl gegenüber einer Spiegelung um die X-Achse als auch gegenüber einer Spiegelung um die Y-Achse invariant sein soll, dann kann mit den Anschlüssen 31–34 nur ein Fehler erkennendes bzw. Parity-Bit realisiert werden.
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Natürlich könnten die Fehler erkennende oder Fehler korrigierende Bits bei der Anordnung 24 auch von anderen Anschlüssen übertragen werden. Diese Anschlüsse sind derart zu wählen, dass die Menge der Anschlüsse, welche jeweils ein Fehler erkennendes oder Fehler korrigierendes Bit übertragen, invariant gegenüber den möglichen spiegel- und drehsymmetrischen Ausrichtungen der geometrischen Anordnung 24 ist.
