DE102005041100A1 - Halbleiterstruktur mit einem lateral funktionalen Aufbau - Google Patents
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Abstract
Die vorliegende Erfindung betrifft eine Anordnung mit einem Substrat (1), auf dem mindestens ein elektronisches Bauelement (2) angeordnet ist, wobei sich lateral entlang der Substrat- und/oder Bauelementoberfläche eine Schicht (3), insbesondere Folie, erstreckt. DOLLAR A Die Anordnung zeichnet sich dadurch aus, dass die Schicht (3) je Lateralbereich (4) bestimmte homogene Eigenschaften aufweist, die von Lateralbereich (4) zu Lateralbereich (4) variabel sind.
Description
- Die vorliegende Erfindung betrifft eine Anordnung gemäß dem Oberbegriff des Hauptanspruchs sowie ein Verfahren zur Erzeugung einer derartigen Anordnung.
- Die vorliegende Erfindung betrifft insbesondere Halbleiterstrukturen, die mittels planarer Verbindungsverfahren bzw. Ankontaktierungsverfahren erzeugt wurden. Diese sind beispielsweise in der WO 03/030247 beschrieben. Gemäß derartiger Verfahren schließt eine gleichmäßig über die Topografie eines Substrats und auf diesem angeordneten elektronischen Bauelementen auflaminierte Folie in einer vorbestimmten Schichtdicke die Bauteile ein. Eine solche beispielsweise durch Laminieren aufgebrachte Folie bildet gemäß herkömmlicher planarer Verbindungsverfahren eine Isolierung für die Ankontaktierung.
- Gemäß herkömmlichen planaren Verbindungsverfahren und gemäß derart erzeugten Anordnungen wird lediglich eine homogene, einheitlich dicke Folie zur Isolierung verwendet. Auf diese Weise kann eine derartige Folie nur einheitlich bestimmte Funktionen bereitstellen. Eine Bereitstellung unterschiedlicher Funktionen entlang der Folie und entlang der Substratoberfläche ist herkömmlich nicht erzeugbar. Das heißt lateral werden lediglich einheitliche Funktionen bereitgestellt. Das heißt, die Isolierschicht bzw. Isolierfolie erfüllt lediglich einheitliche Funktionen hinsichtlich beispielsweise der Isolierung, des thermisch mechanischen Verhaltens, der elektrischen Kontaktierung beispielsweise von Source, Gate und Drain. Bauelemente werden bei herkömmlichen planaren Verbindungsverfahren mit Silikon oder einer homogenen Isolierschicht abgedeckt.
- Alternativ kann beispielsweise ein Leistungshalbleitermodul mehrere auf einem Substrat und mit unterschiedlichen Verbindungsverfahren zusammengefasste, miteinander verschaltete, elektrisch steuerbare Bauelemente aufweisen. Derartige Bauelemente sind beispielsweise MOSFETs, IGBTs, passive Bauelemente, Sensoren oder sonstige Halbleiterbauelemente.
- Es ist damit Aufgabe der vorliegenden Erfindung bei Anordnungen mit auf einem Substrat angeordneten elektronischen Bauelementen, die Anordnung derart bereitzustellen, dass verschiedene Bauelemente hinsichtlich deren verschiedenen Funktionen und Anforderungen auf einfache und wirksame Weise optimiert sind.
- Die Aufgabe wird durch eine Anordnung gemäß dem Hauptanspruch gelöst und die Anordnung wird gemäß den Verfahrensansprüchen geschaffen. Weitere vorteilhafte Ausgestaltungen finden sich in den Unteransprüchen.
- Lateral bedeutet allgemein seitlich. In Verbindung mit Bauelementen ist in Richtung zu den Seiten des Bauelements gemeint. Die auf einer Substratoberfläche angeordneten elektronischen Bauelemente erstrecken sich lateral und zudem lateral entlang der Substratoberfläche bzw. parallel zur Substratoberfläche. Lateralbereich bedeutet ein sich entlang der Substratoberfläche erstreckender Abschnitt, der einem freien Substratoberflächenbereich und/oder einem Bauelementeoberflächenbereich zugeordnet ist.
- Entlang eines Lateralbereiches kann eine auf dem Substrat und/oder auf mindestens einem Bauelement aufgebrachte Schicht homogene Eigenschaften aufweisen. Durch verschiedene Eigenschaften verschiedener Lateralbereiche können unterschiedliche Schichtfunktionen verwirklicht werden. Eine Funktion kann beispielsweise eine elektrische und/oder thermische Isolierung sein. Weitere Funktionen sind durch ein erforderliches thermisch mechanisches Verhalten von Bauelement und/oder Schicht oder durch eine erforderliche elektrische Kontaktierung beispielsweise von Source, Gate und Drain bestimmt.
- Mit einer vorteilhaften lateralen Ausgestaltung der Schicht bzw. der Folie, beispielsweise mit angepassten Schichtdicken, können die benötigten variablen Funktionen bereitgestellt werden.
- Gemäß einer vorteilhaften Ausgestaltung sind Eigenschaften einer Schicht eines Lateralbereichs beispielsweise elektrische und/oder thermische Eigenschaften. Dies können beispielsweise elektrische und/oder thermische Isoliereigenschaften sein. Weitere Eigenschaften können durch eine bestimmte Dicke und/oder ein bestimmtes Mischungsverhältnis eines Verbundwerkstoffes mit einem in der Schicht enthaltenen Kunststoff und/oder mit einem Anteil mindestens eines von einem in der Schicht enthaltenen Kunststoff verschiedenen Füllstoffs bestimmt sein. Diese Eigenschaften können von Lateralbereich zu Lateralbereich verändert und damit den geforderten Aufgabenstellungen angepasst werden. Damit ist auf einfache Weise eine laterale Funktionsanpassung ermöglicht. Auf diese Weise wird ebenso die Zuverlässigkeit der erzeugten Halbleiterstruktur erhöht. Es ist eine vereinfachte Verarbeitung möglich. Es ist ebenso ein vereinfachtes Herstellen möglich. Die Eigenschaften können zudem beispielsweise das thermische und/oder mechanische Verhalten in einem Lateralbereich betreffen. Die Eigenschaften betreffen ebenso elektrische Eigenschaften bzw. das Isolierverhalten. Durch hermetisch dichte Schichtbereiche oder Isolierschichtbereiche kann beispielsweise das Eindringen von Gas oder Flüssigkeiten verhindert werden. Weitere Eigenschaften betreffen die Integration von Kühlfunktionen bzw. Kühleigenschaften. Zu den Eigenschaften bzw. zu der Bereitstellung von bestimmten Funktionen wird insbesondere auf die WO 2005/013358 verwiesen, deren Inhalt hiermit vollständig in diese Anmeldung eingeführt wird.
- Gemäß einer weiteren vorteilhaften Ausgestaltung ist mindestens ein Übergangsbereich mindestens eines Bauelements zum Substrat mit einer zusätzlichen Isolierung ausgebildet. Die zusätzliche elektrische Isolierung kann ebenso an einem Randbereich und/oder an einem Kantenbereich eines Bauelements geschaffen sein. Die Eigenschaft der Schicht im Lateralbereich kann zusätzlich eine elektrische Isoliereigenschaft sein. Auf diese Weise können unerwünschte elektrische Verbindungen oder Kontakte in diesem Lateralbereich wirksam verhindert werden. Die zusätzliche Isolierung ist insbesondere bei Halbleiterchips für deren Kantenisolierung zur Vermeidung von Kurzschlüssen vorteilhaft verwendbar.
- Gemäß einer weiteren vorteilhaften Ausgestaltung weist die Schicht Öffnungen zu Bauelementanschlüssen auf, die zur elektrischen Verbindung planar ankontaktiert sind. Damit kann ein kompakter Aufbau der Anordnung bewirkt werden.
- Gemäß einer weiteren vorteilhaften Ausgestaltung sind die elektronischen Bauelemente Halbleiterstrukturen wie beispielsweise LEDs, MOSFETs, IGBTs, passive Bauelemente und/oder Sensoren.
- Gemäß einer vorteilhaften Ausgestaltung wird bei einem Verfahren zur Erzeugung der vorstehend definierten Anordnung die Lateralbereiche aufweisende Schicht zuerst räumlich getrennt von Substrat und Bauelementanordnung vorgefertigt, und danach gleichzeitig mit einem Verfahrenschritt auf Substrat und Bauelement aufgebracht. Auf diese Weise können zusätzliche Verfahrensschritte vermieden werden.
- Gemäß einer alternativen Ausgestaltung können die Lateralbereiche der Schicht ebenso einzeln zeitlich aufeinander folgend in mehreren Verfahrensschritten auf Substrat und Bauelement aufgebracht werden.
- Gemäß einer vorteilhaften Ausgestaltung erfolgt ein Aufbringen der Schicht mittels Auflaminieren. Dieses Verfahren ist einfach und sehr wirksam.
- Gemäß einer weiteren vorteilhaften Ausgestaltung erfolgt zusätzlich in einem Lateralbereich mittels Dispensen und/oder eines Ink-Jet-Verfahrens die Ausbildung einer elektrischen Isolierung an einem Übergang mindestens eines Bauelements zum Substrat und/oder an einem Randbereich und/oder an einem Kantenbereich eines Bauelements.
- Gemäß einer weiteren vorteilhaften Ausgestaltung werden vor dem Auflaminieren auf der Schicht elektrisch leitende Schichten und/oder elektronische Bauelemente aufgebracht. Dadurch kann eine komplexe Anordnung auf einfache Weise kompakt geschaffen werden.
- Gemäß einer weiteren vorteilhaften Ausgestaltung wird eine Schicht, insbesondere lateral, strukturiert. Damit können weitere Funktionen im Lateralbereich integriert sein, wie beispielsweise die Erzeugung von weiteren Halbleiterstrukturen oder elektrischen Kontakten.
- Die vorliegende Erfindung wird anhand eines Ausführungsbeispiels in Verbindung mit der Figur näher beschrieben. Es zeigt:
-
1 ein Ausführungsbeispiel einer erfindungsgemäßen Anordnung. - Die
1 zeigt ein Substrat1 , auf dem elektronische Bauelemente2 angeordnet sind. Über diese dadurch erzeugte Halbtopografie ist eine Schicht3 , beispielsweise eine Isolierschicht3 , aufgebracht. Dabei ist diese Isolierschicht3 in vier verschiedene hinsichtlich ihrer Eigenschaften homogene Lateralbereiche4 aufgeteilt. Diese erstrecken sich lateral bzw. entlang der Substratoberfläche über der Topografie. Jeder homogene Abschnitt der Isolierschicht3 ist auf diese Weise einem Lateralbereich4 zugeordnet. Ein Abschnitt der Isolierschicht3 eines Lateralbereichs4 weist homogene Eigenschaften auf. Dies kann beispielsweise die Dicke sein. Weitere Eigenschaften können ein Mischungsverhältnis eines Verbundwerkstoffes mit dem Kunststoff des Bereichs der Isolierschicht3 und/oder ein Anteil mindestens eines vom Kunststoff des Bereichs der Isolierschicht3 verschiedenen Füllstoffs sein. Auf diese Weise kann die Schicht3 als eine Funktionsschicht bzw. Funktionsfolie in variabler Dicke bzw. mit lateral veränderlichen Eigenschaften bereitgestellt werden. Zudem zeigt1 eine zusätzliche Isolierung5 von Übergangsbereichen mindestens eines elektronischen Bauelements3 auf das Substrat1 . Diese Isolierungen können mittels Dispensen bzw. mittels eines Ink-Jet-Verfahrens erzeugt werden. - Ein Verbundwerkstoff kann aus dem Kunststoff der Isolierschicht
3 und dem Füllstoff bestehen. Der Kunststoff bildet eine Matrix, in die der Füllstoff eingebettet ist. Der Füllstoff dient dabei in erster Linie nicht als Streckungsmittel. Vielmehr ist mit dem Füllstoff eine chemische, elektrische und/oder mechanische Eigenschaft zugänglich, die allein mit einem Kunststoff nicht erreicht werden könnte. So kann mit Hilfe des Füllstoffs eine chemische Beständigkeit des Verbundwerkstoffs gegenüber einer reaktiven Substanz verbessert werden. Ebenso kann eine verbesserte Adhäsion der Schicht3 beziehungsweise Folie am Halbleiterbauelement2 und/oder am Substrat1 erzielt werden. Denkbar ist auch die Verwendung eines elektrisch und/oder thermisch leitfähigen Füllstoffs, der zu einem elektrisch und/oder thermisch leitfähigen Verbundwerkstoff führt. Weiterhin kann durch Zugabe entsprechender Füllstoffe ein Elastizitäts-Modul des Schichtmaterials beziehungsweise Folienmaterials beeinflusst werden. Im Vergleich zu einer Folie aus einem reinen Basismaterial kann die Elastizität der Folie mit Hilfe des Füllstoffs erhöht oder verringert werden. Weitere mit dem Füllstoff beeinflussbare Eigenschaften des Verbundwerkstoffs beziehungsweise der Schicht3 oder der Folie aus dem Verbundwerkstoff sind Presseigenschaften, Gasdurchlässigkeit, Druckfestigkeit, Dimensionsverhalten und Dielektrizitätszahl des Verbundwerkstoffs der Schicht3 oder Folie. Diese Eigenschaften beziehen sich sowohl auf die Verarbeitbarkeit der Folie als auch auf die Funktionen der Folie im fertigen Mehrschichtaufbau. Durch die Verwendung eines Gemisches aus mehreren Füllstoffen können mehrere Eigenschaften der Folie gleichzeitig in gewünschter Weise beeinflusst werden. Ein elektronisches Bauelement2 kann ein Halbleiterbauelement sein. - Als Füllstoff ist ein beliebiger organischer oder anorganischer Füllstoff denkbar. Beispielsweise ist der Füllstoff selbst ein organisches Polymer (Kunststoff). Der anorganische Füllstoff kann ein beliebiges Metall sein. Anorganische Verbindungen, beispielsweise Carbonate, Oxide, Sulfide und dergleichen, kommen ebenfalls zum Einsatz. Schließlich sind auch metallorganische Verbindungen, beispielsweise siliziumorganische Verbindungen, als Füllstoff möglich.
- Der Füllstoff ist vorzugsweise pulverförmig oder faserförmig. Ein Durchmesser der Füllstoffpartikel beträgt einige nm bis hin zu wenigen um. Der Durchmesser der Füllstoffpartikel ist, genauso wie die Art des Füllstoffs und ein Gehalt des Füllstoffs im Basismaterial, so bemessen, dass ein Verbundwerkstoff mit einer bestimmten Eigenschaft und damit eine Folie mit einer bestimmten Eigenschaft resultieren. Insbesondere sind die Art, die Form und der Gehalt des Füllstoffs so gewählt, dass die Folie oder Schicht
3 auflaminiert werden kann. Dies bedeutet, dass auch bei Verwendung des Füllstoffs eine Elastizität der Folie erzeugt bleibt, so dass die Folie der Oberflächenkontur von Bauelement2 und Substrat1 folgen kann. Die Folie ist dabei insbesondere derart gestaltet, dass ein Höhenunterschied von bis zu 500 μm überwunden werden kann. Der Höhenunterschied ist unter anderem durch die Topologie des Substrats1 und durch die auf dem Substrat1 aufgebrachten Bauelemente2 gegeben. Der Füllstoff kann beispielsweise elektrisch und/oder thermisch leitfähig sein. Zur Bereitstellung weiterer Eigenschaften wird erneut auf die WO 2005/013358 verwiesen.
Claims (11)
- Anordnung mit einem Substrat (
1 ), auf dem mindestens ein elektronisches Bauelement (2 ) angeordnet ist, wobei sich lateral entlang der Substrat- und/oder Bauelementoberfläche eine Schicht (3 ), insbesondere Folie, erstreckt, dadurch gekennzeichnet, dass die Schicht (3 ) je Lateralbereich (4 ) bestimmte homogene Eigenschaften aufweist, die von Lateralbereich (4 ) zu Lateralbereich (4 ) variabel sind. - Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Eigenschaften der Schicht (
3 ) eines Lateralbereichs (4 ) eine elektrische und/oder thermische Eigenschaft und/oder eine Dicke und/oder ein Mischungsverhältnis eines Verbundwerkstoffes mit einem in der Schicht (3 ) enthaltenen Kunststoff und/oder ein Anteil mindestens eines von einem in der Schicht (3 ) enthaltenen Kunststoff verschiedenen Füllstoffs ist/sind. - Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass mindestens ein Übergangsbereich mindestens eines Bauelements (
2 ) zum Substrat (1 ) und/oder ein Randbereich und/oder ein Kantenbereich eines Bauelements (2 ) eine zusätzliche Isolierung (5 ) aufweist. - Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Schicht (
3 ) Öffnungen zu Bauelementanschlüssen aufweist, die zur elektrischen Verbindung planar ankontaktiert sind. - Anordnung nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, dass elektronische Bauelemente (
2 ) Halbleiter wie beispielsweise LEDs, MOSFETs, IGBTs passive Bauelemente und/oder Sensoren sind. - Verfahren zur Erzeugung einer Anordnung nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Lateralbereiche (
4 ) aufweisende Schicht (3 ) zuerst räumlich getrennt von Substrat (1 ) und Bauelement (2 ) vorgefertigt wird, und danach gleichzeitig in einem Verfahrenschritt auf Substrat (1 ) und Bauelement (2 ) aufgebracht wird. - Verfahren zur Erzeugung einer Anordnung nach einem oder mehreren der vorangehenden Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Lateralbereiche (
4 ) der Schicht (3 ) einzeln zeitlich aufeinander folgend in mehreren Verfahrensschritten auf Substrat (1 ) und Bauelement (2 ) aufgebracht werden. - Verfahren nach Anspruch 6 oder 7, gekennzeichnet durch Aufbringen der Schicht (
3 ) mittels Auflaminieren. - Verfahren nach einem der Ansprüche 6 bis 8, gekennzeichnet durch mittels Dispensen und/oder eines Ink-Jet-Verfahrens erfolgendes Erzeugen einer zusätzlichen elektrischen Isolierung (
5 ) an einem Übergang mindestens eines Bauelements (2 ) zum Substrat (1 ) und/oder an einem Randbereich und/oder an einem Kantenbereich eines Bauelements (2 ). - Verfahren nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, dass vor dem Auflaminieren auf der Schicht (
3 ) elektrisch leitende Schichten und elektronische Bauelemente aufgebracht werden. - Verfahren nach einem oder mehreren der Ansprüche 6 bis 10, dadurch gekennzeichnet, dass die Schicht (
3 ) strukturiert wird.
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0202279B1 (de) * | 1984-11-17 | 1989-08-02 | Messerschmitt-Bölkow-Blohm Gesellschaft mit beschränkter Haftung | Verfahren zum einkapseln von mikroelektronischen halbleiter- und schichtschaltungen |
WO2003030247A2 (de) * | 2001-09-28 | 2003-04-10 | Siemens Aktiengesellschaft | Verfahren zum kontaktieren elektrischer kontaktflächen eines substrats und vorrichtung aus einem substrat mit elektrischen kontaktflächen |
WO2005013358A2 (de) * | 2003-07-31 | 2005-02-10 | Siemens Aktiengesellschaft | Anordnung eines elektrischen bauelements auf einem substrat und verfahren zur herstellung der anordnung |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5073814A (en) * | 1990-07-02 | 1991-12-17 | General Electric Company | Multi-sublayer dielectric layers |
JP3153638B2 (ja) * | 1992-06-26 | 2001-04-09 | 三菱電機株式会社 | 圧接型半導体装置及びその製造方法並びに熱補償板 |
FR2818800B1 (fr) * | 2000-12-21 | 2003-04-04 | Gemplus Card Int | Interconnexion par organe deformable pour dispositif electronique |
DE10235771A1 (de) * | 2002-08-05 | 2004-02-26 | Texas Instruments Deutschland Gmbh | Gekapselter Chip und Verfahren zu seiner Herstellung |
DE10342295B4 (de) * | 2003-09-12 | 2012-02-02 | Infineon Technologies Ag | Anordnung eines elektrischen Bauelements mit einer elektrischen Isolationsfolie auf einem Substrat und Verfahren zum Herstellen der Anordnung |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0202279B1 (de) * | 1984-11-17 | 1989-08-02 | Messerschmitt-Bölkow-Blohm Gesellschaft mit beschränkter Haftung | Verfahren zum einkapseln von mikroelektronischen halbleiter- und schichtschaltungen |
WO2003030247A2 (de) * | 2001-09-28 | 2003-04-10 | Siemens Aktiengesellschaft | Verfahren zum kontaktieren elektrischer kontaktflächen eines substrats und vorrichtung aus einem substrat mit elektrischen kontaktflächen |
WO2005013358A2 (de) * | 2003-07-31 | 2005-02-10 | Siemens Aktiengesellschaft | Anordnung eines elektrischen bauelements auf einem substrat und verfahren zur herstellung der anordnung |
Also Published As
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