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Die
vorliegende Erfindung betrifft ein Verfahren zur Herstellung von
ladungsfangenden Speicherbauelementen, insbesondere von NROM- oder
SONOS-Speicherbauelementen. Diese Einrichtungen umfassen eine Speicherschichtsequenz
aus dielektrischen Materialien, die für die Programmierung durch
Einfangen von Ladungsträgern
vorgesehen sind.
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Nichtflüchtige Speicherzellen,
die elektrisch programmiert und gelöscht werden können, können als
ladungsfangende Speicherzellen realisiert werden, die eine Speicherschichtsequenz
aus dielektrischen Materialien umfassen, wobei eine Speicherschicht
zwischen Begrenzungsschichten aus dielektrischem Material eine größere Energiebandlücke als die
Speicherschicht aufweist. Die Speicherschichtsequenz ist zwischen
einem Kanalgebiet innerhalb eines Halbleiterkörpers und einer Gate-Elektrode
angeordnet, die dafür
vorgesehen ist, den Kanal mit Hilfe einer angelegten elektrischen
Spannung zu steuern. Beispiele für
ladungsfangende Speicherzellen sind die SONOS-Speicherzellen, bei denen jede Begrenzungsschicht
ein, Oxid und die Speicherschicht ein Nitrid des Halbleitermaterials, üblicherweise
Silizium, ist (
US 5,768,192 ,
US 6,011,725 ).
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Ladungsträger, die
sich von einer Source-Elektrode zu einer Drain-Elektrode durch das
Kanalgebiet bewegen, werden beschleunigt und gewinnen genug Energie,
dass sie die untere Begrenzungsschicht durchdringen und in der Speicherschicht
gefangen werden können.
Die gefangenen Ladungsträger ändern die
Schwellwertspannung der Zellentransistorstruktur. Verschiedene Programmie rungszustände können durch
Anlegen der entsprechenden Lesespannungen gelesen werden.
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Ladungsfangende
Speichereinrichtungen können
mit vergrabenen Bitleitungen versehen werden, die die Source-/Draingebiete
der Speicherzellen elektrisch verbinden. Eine Speicherschichtsequenz, in
der Regel eine Oxid-Nitrid-Oxid-Schichtsequenz, befindet sich über den
Kanalgebieten zwischen entsprechenden Source-/Draingebieten. Über den
vergrabenen Bitleitungen ist ein dickes Oxid als ein elektrisch
isolierendes Gebiet ausgebildet, insbesondere, um die Gate-Elektrode
ausreichend von den vergrabenen Bitleitungen zu trennen. Die Speicherschichtsequenz
ist auf das Kanalgebiet begrenzt und überlappt das Source-/Draingebiet
nur geringfügig.
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Im
Verlauf der Herstellung des isolierenden Oxids entsteht an den seitlichen
Kanten der Speicherschichtsequenz eine Vogelkopfform. Hier entsteht
das Problem, dass die Speicherschicht, in der Regel die Silizium-Nitrid-Schicht, nicht
ausreichend von den Begrenzungsschichten umgeben wird, um für ein zuverlässiges Ladungsfangen
zu sorgen. Insbesondere die Ausübung
von höheren
Temperaturen und einer Gate-Beanspruchung
kann zu einem Ladungsverlust in diesem Gebiet führen. Dies kann zu einer Drift
des Lesestroms der Speicherzelle führen. Wenn als in der Speicherschicht
zu fangende Ladungsträger
Elektronen verwendet werden, kann es zu einer Injektion von Löchern, die
von der Gate-Elektrode kommen, in das Nitrid der Speicherschicht
kommen, und die Löcher
können
in Richtung auf die gefangenen Elektronen diffundieren und somit
eine Ladungskompensation bewirken, die den programmierten Zustand
auslöscht.
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Dieses
Problem kann sich durch eine Abscheidung einer zusätzlichen
Oxidschicht erübrigen, um
die Dicke der Begrenzungsschicht an den Rändern der Speicherschichtsequenz
zu erhöhen.
Da diese Oxidschicht vor der Ausbildung des Gate-Elektrodenstapels
abgeschieden werden muss, wird der Herstellungsprozess erheblich
komplexer, und die Schwankungen bei der Enddicke der Speicherschichtsequenz
werden ebenfalls durch dieses Verfahren erhöht.
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In
der
US 5,966,603 ist
ein Herstellungsverfahren für
NROM-Speicherzellen beschrieben, bei dem eine Oxid-Nitrid-Oxid-Speicherschichtfolge
auf einem Substrat aufgebracht und an Stellen vorgesehener Bitleitungen
mit Öffnungen
versehen wird. Durch eine Implantation von Dotierstoff werden vergrabene
Bitleitungen und Source-/Drain-Gebiete ausgebildet, die von den
Bitleitungen elektrisch verbunden werden. Mittels einer Oxidation
werden Oxidgebiete über
den Bitleitungen hergestellt.
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In
der US 2003/0100153 A1 ist ein Herstellungsverfahren für Halbleiterspeicher
beschrieben, bei dem eine Speicherschichtfolge aus einer unteren Begrenzungsschicht
aus Oxid, einer Speicherschicht aus Nitrid und einer oberen Begrenzungsschicht
aus Oxid auf eine Oberseite eines Substrates aufgebracht wird. Es
werden Öffnungen
in dieser Speicherschichtfolge hergestellt, durch die ein Dotierstoff
zur Ausbildung von vergrabenen Bitleitungen und Source-/Drain-Gebieten
implantiert wird. Die Öffnungen werden
mit einer Isolationsschicht gefüllt.
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In
der
US 5,168,334 ist
ein Verfahren zur Herstellung von Charge-Trapping-Speicherzellen
beschrieben, bei dem vergrabene Bitleitungen implantiert werden, über denen
dicke Streifen aus Feldoxid durch eine Oxidation hergestellt werden.
Eine Oxid-Nitrid-Oxid-Speicherschichtfolge wird ganzflächig aufgebracht
und oberseitig mit quer zu den vergrabenen Bitleitungen streifenförmig strukturierten Wortleitungen
versehen.
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Eine
Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung
eines Verfahrens zum Herstellen von ladungsfangenden Speicherbauelementen,
die eine Speicherschichtsequenz und vergrabene Bitleitungen umfassen,
was das Problem eines Ladungsverlusts an den Rändern der den vergrabenen Bitleitungen
zugewandten Speicherschichtsequenz beseitigt.
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Eine
erste Variante des Verfahrens umfasst die folgenden Prozessschritte:
eine
Speicherschichtsequenz, die eine untere Begrenzungsschicht, eine
Speicherschicht und eine obere Begrenzungsschicht umfasst, wird
auf eine Hauptfläche
eines Halbleitersubstrats abgeschieden; Öffnungen in der Speicherschichtsequenz
werden an Orten von beabsichtigten Bitleitungen hergestellt; ein Dotierstoff
wird implantiert, um vergrabene Bitleitungen und Source-/Draingebiete
auszubilden, die elektrisch von den Bitleitungen verbunden werden;
die Speicherschicht wird selektiv bezüglich der Begrenzungsschichten
zurückgeätzt, beginnend
bei den Öffnungen,
um Vertiefungen in der Speicherschicht auszubilden; und eine Oxidation
wird vorgenommen, um Oxidgebiete über den Bitleitungen herzustellen
und um die Vertiefungen mit Oxid zu füllen.
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Eine
zweite Variante des Verfahrens umfasst die folgenden Prozessschritte:
eine
Speicherschichtsequenz, die eine untere Begrenzungsschicht, eine
Speicherschicht und eine obere Begrenzungsschicht umfasst, wird
auf eine Hauptfläche
eines Halbleitersubstrats abgeschieden; Öffnungen in der Speicherschichtsequenz
werden an Orten von beabsichtigten Bitleitungen hergestellt; ein Dotierstoff
wird implantiert, um vergrabene Bitleitungen und Source-/Draingebiete
auszubilden, die elektrisch von den Bitleitungen verbunden werden;
die Speicherschicht wird selektiv bezüglich der Begrenzungsschichten
zurückgeätzt, beginnend
bei den Öffnungen,
um Vertiefungen in der Speicherschicht auszubilden; eine Halbleiterschicht
wird abgeschieden, die die Vertiefungen füllt; ein Hauptabschnitt der Halbleiterschicht
wird entfernt, wobei mindestens verbleibende Teile zurückbleiben,
die die Vertiefungen füllen;
und eine Oxidation wird vorgenommen, um Oxidgebiete über den
Bitleitungen herzustellen und zum Umwandeln der verbleibenden Teile
der Halbleiterschicht in Oxid.
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Eine
dritte Variante des Verfahrens umfasst die folgenden Prozessschritte:
eine
Speicherschichtsequenz, die eine untere Begrenzungsschicht, eine
Speicherschicht und eine obere Begrenzungsschicht umfasst, wird
auf eine Hauptfläche
eines Halbleitersubstrats abgeschieden; Öffnungen in der Speicherschichtsequenz
werden an Orten von beabsichtigten Bitleitungen hergestellt, wodurch
Seitenwände
zu der Speicherschichtsequenz ausgebildet werden; ein Dotierstoff
wird implantiert, um vergrabene Bitleitungen und Source-/Draingebiete
auszubilden, die von den Bitleitungen elektrisch verbunden werden;
eine Halbleiterschicht wird abgeschieden; ein anisotroper Ätzschritt wird
durchgeführt,
um die Halbleiterschicht auf Seitenwandabstandshalter an der Speicherschichtsequenz
zu reduzieren; und eine Oxidation wird durchgeführt, um Oxidgebiete über den
Bitleitungen herzustellen und um die Seitenwandabstandshalter in
Oxid umzuwandeln.
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Bevorzuge
Ausführungsformen
und Beispiele des Verfahrens gemäß der vorliegenden
Erfindung werden in Verbindung mit den beigefügten Zeichnungen näher beschrieben.
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1 zeigt
einen Querschnitt durch ein Zwischenprodukt des erfindungsgemäßen Verfahrens nach
der Implantierung der vergrabenen Bitleitungen.
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2 zeigt
den Querschnitt nach 1 nach dem Ätzen von seitlichen Vertiefungen
in der Speicherschicht.
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3 zeigt
den Querschnitt nach 2 nach der Ausbildung von die
Vertiefungen füllendem Oxid
und dem Aufbringen einer Gate-Elektrode.
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4 zeigt
einen Querschnitt nach 2 für eine alternative Ausführungsform
nach dem Aufbringen einer Halbleiterschicht.
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5 zeigt
den Querschnitt nach 4 nach dem Beseitigen von Hauptteilen
der abgeschiedenen Halbleiterschicht.
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6 zeigt
einen Querschnitt nach 4 für eine alternative Ausführungsform.
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7 zeigt
den Querschnitt nach 6 nach der Ausbildung von Seitenwandabstandshaltern.
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1 zeigt
einen Querschnitt durch ein Zwischenprodukt einer ladungsfangenden
Speicherzelle gemäß einer
ersten Ausführungsform
des erfindungsgemäßen Verfahrens.
Ein Halbleitersubstrat 1 mit einer Hauptfläche ist
von einer Speicherschichtsequenz bedeckt, die eine untere Begrenzungsschicht 3,
eine Speicherschicht 4 und eine obere Begrenzungsschicht 5 umfasst.
Diese Speicherschichtsequenz kann insbesondere eine Oxid-Nitrid-Oxid-Schichtsequenz
sein. Die Speicherschichtsequenz ist mit Öffnungen 6 in den
Bereichen der Source-/Draingebiete und vergrabenen Bitleitungen versehen.
Eine Implantierung eines Dotierstoffs wird durchgeführt, um
die Source-/Draingebiete 2 und die vergrabenen Bitleitungen
herzustellen, die elektrische Verbindungen zwischen den Source-/Draingebieten 2 bilden.
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Bei
dem Herstellungsverfahren nach dem Stand der Technik werden durch
einen Oxidationsschritt elektrisch isolierende Gebiete über den
Bitleitungen ausgebildet, wodurch das Halbleitermaterial des Substrats 1 in
dem Bereich der Öffnungen 6 oxidiert
wird. Im Verlauf der Oxidation nimmt das Volumen des Halbleitermaterials
zu, so dass Ränder
der Speicherschichtsequenz nach oben über sogenannte Vogelkopfstrukturen
angehoben werden, die durch die Randgebiete des oxidierten Materials
gebildet werden. Da diese Vorgehensweise zu einer unzureichenden
elektrischen Isolierung der Speicherschicht 4 an den seitlichen
Rändern
führt,
wird das Herstellungsverfahren modifiziert, um die elektrische Isolierung
an diesen Stellen zu verbessern. Dazu werden die Ränder der
Speicherschicht 4 bevorzugt zurückgeätzt, um Vertiefungen zu bilden.
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2 zeigt
den Querschnitt nach 1 nach dem Ätzen von Vertiefungen 7,
beginnend mit den Öffnungen 6.
Die Vertiefungen 7 weisen bevorzugt eine seitliche Tiefe
auf, die mindestens gleich der Summe der Dicken der unteren Begrenzungsschicht 3 und
der Speicherschicht 4 ist. Diese Vertiefungen können danach
mit einem Oxid aus dem Halbleitermaterial gefüllt werden, so dass die Beschränkung der
ladungsfangenden Speicherschicht 4 im Wesentlichen verbessert
wird.
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3 zeigt
den Querschnitt nach 2 nach dem Oxidationsschritt,
wodurch ein Bitleitungsoxid 8 über den Source-/Draingebieten 2 und
den vergrabenen Bitleitungen ausgebildet wird. Die Speicherschicht 4 wird
nach oben über
die Vogelkopfstukturen des Bitleitungsoxids gebogen. Die Öffnungen werden
mit dem Material der Gate-Elektroden 9 gefüllt, die
elektrisch durch Wortleitungen verbunden sind. 3 zeigt
deutlich die verbesserte elektrische Beschränkung an den seitlichen Rändern der
Speicherschicht 4, die erreicht wird durch die Anbringung der
Vertiefungen, die mit dem Bitleitungsoxid gefüllt werden.
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Dieses
Verfahren ist besonders dann geeignet, wenn die Speicherschichtsequenz
aus Oxid, Nitrid und Oxid gebildet wird. In diesem Fall können die Vertiefungen 7 durch
ein selektives Zurückziehen des
Nitrids ausgebildet werden, was das Material der Oxidbegrenzungsschichten
nicht entfernt. Die obere Begrenzungsoxidschicht und das Bitleitungsoxid werden
im Verlauf des Oxidationsschritts miteinander vereinigt. Die erste
Variante des erfindungsgemäßen Verfahrens
weist den Vorteil auf, dass nur ein zusätzlicher Ätzschritt benötigt wird,
durch den die Vertiefungen gebildet werden, so dass die Prozesskomplexität nur geringfügig gesteigert
wird. Dieses Verfahren zeigt, dass man durch eine geringfügige Modifikation
des Prozesses, die leicht und wirtschaftlich vorgenommen werden
kann, eine wesentliche Verbesserung erreichen kann.
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Eine
weiterentwickelte Version des erfindungsgemäßen Verfahrens verwendet die
Abscheidung eines zusätzlichen
Halbleitermaterials. Anstelle einer direkten Abscheidung eines elektrisch
isolierenden Oxids wird eine Schicht aus Halbleitermaterial abgeschieden
und danach oxidiert. Eine erste Variante dieser Art von Verfahren
verwendet auch seitliche Vertiefungen 7 in der Speicherschicht 4.
Beginnend von dem Zwischenprodukt nach 2 wird eine
Schicht aus Halbleitermaterial abgeschieden.
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4 zeigt
den Querschnitt nach 2 nach der Abscheidung der Halbleiterschicht 10,
die auch die Vertiefungen 7 zwischen der oberen und unteren
Begrenzungsschicht 3, 5 an seitlichen Rändern der
Speicherschicht 4 füllt.
Die Halbleiterschicht 10 wird mindestens über der
oberen Begrenzungsschicht 5 und über den Source-/Draingebieten 2 und den
vergrabenen Bitleitungen entfernt.
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5 zeigt
den Querschnitt nach 4 nach dem Entfernen der Hauptteile
der Halbleiterschicht 10, wodurch nur die in 5 gezeigten
Vertiefungsfüllungen 11 zurückbleiben.
Dies ist eine idealisierte Zeichnung; zurückbleibende Teile der Halbleiterschicht 10 können auch
die Seitenwände
der Halbleiterschichtsequenz innerhalb der Öffnungen 6 überdecken.
Nach einem anschließenden
Oxidationsschritt und dem Anbringen des Gate-Elektrodenmaterials
erhält
man ein Produkt gemäß dem Querschnitt
von 3. Der Unterschied besteht darin, dass die Vertiefungen 7 nicht
mit Bitleitungsoxid gefüllt
werden, das von dem Halbleitermaterial des Substrats 1 kommt,
sondern dass auch das zusätzlich abgeschiedene
Material der Vertiefungsfüllung 11 oxidiert
wird. Dieses Verfahren beinhaltet einen zusätzlichen Abscheidungs- und Ätzschritt,
doch die Struktur des entstehenden Produkts kann besser gesteuert
werden als in der Variante des Verfahrens, die zuerst beschrieben
wurde.
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Das Ätzen der
Vertiefungen 7 ist nicht erforderlich, wenn eine Schicht
aus Halbleitermaterial abgeschieden wird. Es kann auch vorteilhaft
sein, Vertiefungen mit einer geringeren Tiefe zu ätzen, als
in den bisher beschriebenen Ausführungsformen
erforderlich ist. 6 zeigt einen Querschnitt nach 4 für den Fall
einer Ausführungsform
mit kleinen Vertiefungen mit nur einer geringen seitlichen Tiefe
nach der Abscheidung einer Halbleiterschicht 10. Diese Abscheidung
wird konform durchgeführt,
so dass die Schicht mit einer im Wesentlichen gleichförmigen Dicke
gebildet wird. Die Halbleiterschicht 10 wird dann anisotrop
zurückgeätzt, so
dass sie von der oberen Oberfläche
der oberen Begrenzungsschicht 5 und von der Oberfläche der
vergrabenen Bitleitungen und Source-/Draingebiete 2 entfernt
wird.
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7 zeigt
das Ergebnis dieses Ätzschritts, durch
den Seitenwandabstandshalter 12 an den Seitenwänden der
Speicherschichtsequenz gebildet werden. Die Menge an Halbleitermaterial,
die an den angegebenen Stellen zurückbleibt, kann durch die Tiefe
der Vertiefungen gesteuert werden, sofern überhaupt Vertiefungen vorgesehen
sind, und durch die Dicke der abgeschiedenen Halbleiterschicht 10. Der
anschließende
Oxidationsschritt erzeugt dann die Struktur des Bauelements gemäß dem Querschnitt
von 3, einschließlich
der Ausbildung von Gate-Elektroden und Wortleitungen. Die Ausbildung der
Abstandshalter erfordert einen anisotropen Ätzprozess, wohingegen die Vertiefungsfüllungen 11 auch
durch einen isotropen Ätzschritt
erhalten werden können.
Die Ätzschritte
werden auf die übliche Weise
durchgeführt,
und zwar selektiv bezüglich
des Materials der Speicherschichtsequenz.
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Durch
dieses Verfahren wird der Rand der Speicherschicht 4 optimiert,
um die Ladungsspeicherung selbst bei hohen Temperaturen und unter
der Bedingung einer Gate-Beanspruchung zu verbessern. Dies verbessert
die Zuverlässigkeit
des Bauelements. Dadurch wird insbesondere eine Drift bei den Leistungsparametern
von Referenzzellen während einer
Hochtemperatur-Arbeitslebensdauer vermieden. Das Verfahren ist besonders
deshalb vorteilhaft, weil die Abscheidung einer zusätzlichen
Oxidschicht vermieden wird, so dass keine durch ein abgeschiedenes
Oxid verursachten zusätzlichen
Dickeschwankungen vorliegen. Die verbesserte Randbeschränkung der
Speicherschicht entsteht ausschließlich durch die Oxidation von
Halbleitermaterial. Dies stellt eine durch das erfindungsgemäße Verfahren
erhaltene erhebliche Verbesserung dar.
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- 1
- Substrat
- 2
- Source-/Draingebiet
- 3
- untere
Begrenzungsschicht
- 4
- Speicherschicht
- 5
- obere
Begrenzungsschicht
- 6
- Öffnung
- 7
- Vertiefung
- 8
- Bitoxid
- 9
- Gate-Elektrode
- 10
- Halbleiterschicht
- 11
- Vertiefungsfüllung
- 12
- Seitenwandabstandshalter