DE102004035257B3

DE102004035257B3 - Schaltungsanordnung und Verfahren eines elektronischen Reglers

Info

Publication number: DE102004035257B3
Application number: DE200410035257
Authority: DE
Inventors: Imre Hipp; Jochen Lattermann
Original assignee: Siemens AG
Current assignee: Nokia Solutions and Networks GmbH and Co KG
Priority date: 2004-07-21
Filing date: 2004-07-21
Publication date: 2006-02-09
Anticipated expiration: 2024-07-22
Also published as: CN1728556A; BRPI0504410A

Abstract

Bei dieser Schaltungsanordnung und dem dazugehörigen Verfahren werden in einer PLL 2.Ordnung dem digitalen Integrator ein Abgleichmodul zugeführt. Dadurch wird der Proportionalfehler der PLL eliminiert und die Holdover-Genauigkeit erhöht.

Description

Die Aufgabe eines Reglers besteht darin, eine bestimmte Regelgröße auf einen vorgegebenen Sollwert zu regeln und dort zu halten. Ein Anwendungsfall eines elektronischen Reglers in der Nachrichtentechnik ist eine Nachlaufsynchronisationsschaltung.
In 1 ist eine schematische Darstellung einer Nachlaufsynchronisationsschaltung, die in der Literatur als PLL Phase Locked Loop bezeichnet wird, abgebildet. Bei dieser Nachlaufsynchronisationsschaltung handelt es sich um einen Phasenregelkreis PLL 2.Ordnung mit einem ersten und zweiten Regelzweig PZ, IZ. Der erste Regelzweig wird als Proportionalzweig der PLL, der zweite als Integralzweig der PLL bezeichnet. Mit Hilfe des Integralzweiges wird der so genannte Proportionalfehler der PLL im Idealfall auf Null ausgeregelt.
Die PLL wird aus einem dem Proportionalzweig zugeordneten Phasendetektor PD und Schleifenfilter TPF, aus einem spannungsgesteuerten Oszillator VCO und einem im Rückkopplungszweig angeordneten Frequenzteiler RFT sowie aus einem dem Integralzweig zugeordneten Quantisierungsmodul QE und digitalem Integrator DINT mit digital-analog Umsetzer DAC gebildet. Über einen Addierer ADD wird die Steuerspannung des Oszillators VCO aus den analogen Ausgangssignalen des Proportional- und Integralzweiges gebildet. Eine Überwachungseinheit RÜ sorgt bei Ausbleiben eines ersten Signals REF am Eingang der PLL für das Halten der Ausgangsfrequenz, das auch als Holdover-Funktion der PLL bezeichnet werden kann. Der spannungsgesteuerte Oszillator VCO liefert ausgangsseitig ein Taktsignal CLK, das über den Rückkopplungsfrequenzteiler RFT zum einen als internes Taktsignal ICLK an weitere Einheiten abgegeben werden kann und zum anderen als Vergleichstaktsignal FB als zweites Signal am Eingang des Phasendetektors PD anliegt.
Die beschriebene PLL bringt jedoch den Nachteil mit sich, dass bei einer Ausbildung des zweiten Regelzweiges mit einem digitalen Integrator der restliche, quantisierungsbedingte Proportionalfehler nicht vollständig abgebaut wird. Insbesondere wirkt sich dies im Holdover-Zustand der PLL negativ aus, da im digitalen Integralzweig der Mittelwert der Frequenz des ersten Signals REF, das im Folgenden PLL-Referenztakt bzw. PLL-Referenzfrequenz genannt wird, nicht exakt ermittelbar ist.

Aus der Offenlegungsschrift WO 02/05428 A2 ist ein digitales Filter für einen phasengekoppelten Regelkreis bekannt.

Aus der europäischen Patentschrift EP 0 590 323 B1 ist ein Filter zur Einstellung der Bandbreite eines phasengekoppelten Regelkreises bekannt.

Aus der US-Patentschrift 5,754,607 sind ein Verfahren und eine Schaltungsanordnung für einen schnellen Phasenvergleich in einem phasengekoppelten Regelkreis bekannt.

Aufgabe der vorliegenden Erfindung ist es, eine weitere Schaltungsanordnung und ein dazugehöriges Verfahren eines elektronischen Reglers mit einer verbesserten digitalen Mittelwertbildung anzugeben.

Die Aufgabe wird durch die Merkmale des Anspruchs 1 oder 6 gelöst.

Die Erfindung bringt den Vorteil mit sich, dass der restliche, quantisierungsbedingte Proportionalfehler eliminiert ist und dadurch der Holdover-Wert der PLL exakt dem Mittelwert der PLL Referenzfrequenz entspricht.

Die Erfindung bringt den Vorteil mit sich, dass eine einfache Realisierbarkeit entweder durch programmierbare Teile der PLL-Schaltung durchgeführt werden kann oder durch einfaches Einfügen von Hardware-Komponenten in bestehende Taktmodule möglich ist.

Weitere Besonderheiten der Erfindung werden aus den nachfolgenden näheren Erläuterungen zu den Figuren des Ausführungsbeispiels anhand von schematischen Zeichnungen ersichtlich.
Es zeigen:
1 ein Blockschaltbild eines elektronischen Reglers gemäß dem Stand der Technik,
2 ein weiteres Blockschaltbild eines elektronischen Reglers,
3 Regelkennlinien,
4 ein Integrator-Abgleichmodul
5 eine weitere Regelkennline und
6 ein Blockdiagramm mit dazugehörigem Phasendiagramm.
Bei einem, wie in 1 gezeigten elektronischen Reglers beträgt die maximal erreichbare Holdover-Genauigkeit bei einem Verhältnis der Taktfrequenzen CLK zu REF von 28 etwa 0,1ppm part per million. Bei aktuellen Schaltungsausgestaltungen wird jedoch eine weitaus höhere Holdover-Genauigkeit, beispielsweise nach ITU-T G.812 oder Bellcore GR-1244-CORE, verlangt.
2 zeigt ebenfalls eine aus einem ersten und zweiten Regelzweig PZ, IZ angeordnete Schaltungsanordnung. Der zweite Regelzweig IZ beinhaltet neben dem Quantisierungsmodul QE, dem digitalen Integrator DINT und dem digital-analog Umsetzer DAC zusätzlich ein Integrator-Abgleichmodul IAM, das zur Steigerung der Holdover-Genauigkeit der PLL zugefügt wird.
Das Quantisierungsmodul QE ist eingangsseitig mit dem Ausgangssignal des Phasendetektors PD beaufschlagt. Innerhalb dieses Moduls wird das anliegende Signal mit Hilfe des Oszillator-Taktsignals CLK, als höchste vorhandene Frequenz, abgetastet.
Das Integrator-Abgleichmodul IAM wird eingangsseitig mit dem PLL- Referenztakt REF und mit dem Vergleichtaktsignal FB beaufschlagt.
Das Ausgangssignal KI des Integrator-Abgleichmoduls IAM wird dem digitalen Integrator DINT zugeführt.
Gemäß der Erfindung wird damit eine zusätzliche nichtlineare Schleife in die Integralregelung der PLZ eingefügt. Die nichtlineare Schleifenbildung wird beispielsweise mit einem Phasenkomparator erzielt, dessen Schwellwert exakt am Sollarbeitspunkt AP an der Phasendetektor-Kennlinie liegt, wo der erwartete Proportionalfehler der PLL gleich Null ist.
In 3 sind die Kennlinienverläufe zur in 1 wiedergegebenen Schaltungsanordnung gezeigt. Dabei handelt es sich um die Darstellung des PLL-Arbeitspunktes AP anhand der Phasen- und Frequenzkennlinien des beispielsweise EXOR-Phasendetektors und des VCO. Bedingt durch die Quantisierung liefert der Integralzweig IZ eine treppenförmige Kennlinie, dazu verläuft die Kennlinie des Phasendetektors im Proportionalzweig PZ linear.
In einer makroskopischen Darstellung ist die Unschärfe des Arbeitspunktes AP im Bereich USB zwischen zwei aufeinanderfolgenden Abtastflanken des Oszillator-Taktsignals CLK angedeutet. Die Höhe der Quantisierungsstufen definiert die Granularität des vom Integralzweig erzeugten VCO-Steuerspannungsanteils uq, welcher einer Frequenzgranularität fq am Ausgang des VCO entspricht.
Im Unschärfebereich USB wird die PLL ausschließlich über den Proportionalzweig PZ geregelt bzw. synchron gehalten, im Integralzweig IZ hingegen keine Veränderung der PLL Regelgröße mehr möglich.
In 4 ist ein Aufbau des Integrator-Abgleichmoduls IAM bestehend aus einem Phasenkomparator K, einem Impulsgeber IG und einer Freigabeeinheit FE wiedergegeben. Der Schwellwert des Phasenkomparators K wird, wie in 5 dargestellt, auf den Schnittpunkt der beiden Kennlinien des Proportional- bzw. Integralzweiges PZ, IZ gelegt. Dadurch wird erreicht, dass der PLL-Arbeitspunkt in dem in 3 angedeuteten Unschärfebereich exakt mittig in der Quantisierungsstufe, dort wo die Position des Sollarbeitspunktes AP ist, gehalten wird. Der Schwellwert wird mit der steigenden Flanke eines aus dem zweiten Signal FB abgeleiteten Vergleichssignals FB* modulintern festgelegt. Diese Flanke liegt exakt phasengleich zur negativen Taktflanke des Oszillatorsignals CLK.
Vom Komparator K wird die Phasenlage des PLL-Referenztaktes REF mit der Phasenlage des Vergleichssignals FB* kontinuierlich verglichen. Entsprechend dem Vergleichsergebnis am Phasenkomparator K werden im Impulsgeber IG zur Ansteuerung des digitalen Integrators DINT Impulse generiert, die den Integrator-Zählerstand inkrementieren beziehungsweise dekrementieren. Die oben genannte Freigabeeinheit FE bewirkt eine Freischaltung der vom Impulsgeber generierten Impulse in dem in 3 definierten Unschärfebereich USB. Dadurch kann eine zusätzliche Stufe, wie in 5 dargestellt, in die treppenförmige Kennlinie eingefügt werden.
Damit wird die Ansteuerung des digitalen Integrators DINT im Unschärfebereich USB von der Quantisierungseinheit QE durch das Integrator-Abgleichmodul IAM übernommen und ein Feinabgleich des Integrator-Zählerstandes, der im Folgenden als Integralwert bezeichnet wird, ermöglicht.
In einer weiteren Ausgestaltung wird nur eine Untermenge der erzeugten Impulse weitergegeben. Dies bringt den Vorteil einer Reduzierung der eingefügten Stufenhöhe mit sich. Dadurch wird die quantisierungsbedingte Granularität der Ausgangsspannung uq des Integralzweiges in diesem Bereich einstellbar.
Der Arbeitspunkt AP bewegt sich pendelartig auf dem vertikalen Segment zwischen dem unteren und oberen Stufenniveau der eingefügten Treppenstufe, wodurch der Proportionalfehler der PLL auf Null gehalten wird.
Ähnlich wie bei einer PLL mit analogem Integrator wird hier nach Erreichen des stationären Arbeitspunktes neben dem Proportionalzweig auch der Integralzweig über das Abgleichmodul in die Regelung bzw. in das Halten des synchronen Zustandes der PLL einbezogen.
Der im digitalen Integrator DINT gespeicherte Wert, der auch als Integralwert bezeichnet werden kann, entspricht dadurch exakt dem Mittelwert der Frequenz der PLL-Regelgröße REF. Dieser Integralwert bildet im Holdover-Zustand der PLL die Frequenz des Ausgangstaktes CLK.
In 6 wird die oben beschriebene pendelartige Bewegung des Arbeitspunktes anhand eines Phasendiagramms dargestellt. Die Phasenbewegung des PLL-Ausgangssignals, die auch als PLL ripple jitter bekannt ist, folgt dem dort wiedergegebenen Verlauf. Die Jitteramplitude wird dabei von der Auflösung des digital-analog Umsetzers DAC bestimmt.
Die oben erwähnte Ausgestaltung einer reduzierten Impulsweitergabe bewirkt eine Verzögerung der Korrekturimpulse im digitalen Integrator DINT in Richtung digital-analog Umsetzer DAC zur Überbrückung der PLL-Einschwingzeit.

Abkürzungsliste zu den 1 bis 6:

Funktionsblöcke:

PZ: Proportionalzweig der PLL
RÜ: Referenztaktüberwachung
PD: Phasendetektor
TPF: PLL Schleifenfilter
ADD: Addierer (analog)
VCO: spannungsgesteuerter Oszillator
RFT: Rückkopplungsfrequenzteiler
IZ: Integralzweig der PLL
QE: Quantisierungseinheit
DINT: digitaler Integrator (Integralzähler)
DAC: digital-analog Umsetzer
IAM: Integrator-Abgleichmodul
K: Komparator
IG: Impulsgeber
FE: Freigabeeinheit

Signalnamen:

REF: PLL Referenztakt
FB: PLL Vergleichstaktsignal
FB*: Komparator Vergleichssignal
AL: Alarmsignal
KI: Korrekturimpulse
CLK: VCO Ausgangstakt
ICLK: interner Ausgangstakt der PLL

Claims

Schaltungsanordnung zum Phasenabgleich zwischen einem ersten Signal (REF) und einem zweiten von einem spannungsgesteuerten Oszillator (VCO) abgeleiteten Signal (FB, FB*) mittels einer PLL mindestens 2.Ordnung mit einem Phasendetektor (PD) zur Erzeugung eines Steuerspannungsanteils für den spannungsgesteuerten Oszillator (VCO), der proportional zur augenblicklichen Phasendifferenz zwischen dem ersten und zweiten Signal ist, einem digitalen Integrator (DINT) zur Zwischenspeicherung eines von der Frequenz des ersten Signals (REF) abgeleiteten, zeitlich gemittelten Digitalwertes und einem digital-analog Umsetzer (DAC) zur Bildung eines diesem Digitalwert entsprechenden, analogen Steuerspannungsanteils für den spannungsgesteuerten Oszillator (VCO) dadurch gekennzeichnet, dass ein Integrator-Abgleichmodul (IAM) zur Eliminierung des quantisierungsbedingten Phasenfehlers der PLL vorgesehen ist, wobei zur Erhaltung der PLL-Linearität das Integrator-Abgleichmodul (IAM) erst dann Korrekturimpulse an den digitalen Integrator (DINT) abgibt, wenn die PLL ihren stationären Arbeitspunkt (AP) nach Beendigung des integralen Regelvorganges im Bereich einer durch den digitalen Integrator gebildeten Quantisierungsstufe (USB) erreicht hat.
Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass in dem Integrator-Abgleichmodul (IAM) ein Komparator zur Vorgabe eines definierten Arbeitspunktes in der Mitte dieser Quantisierungsstufe (USB), in der der Phasenfehler der PLL Null ist, vorgesehen ist, wobei der Komparator an seinen Eingängen mit dem ersten Signal (REF) und einem aus dem zweiten Signal (FB) abgeleiteten Vergleichssignal (FB*) beaufschlagt wird und ein dem Komparator nachgeordneter Impulsgeber (IG) über eine Freigabeeinheit (FE) entsprechend einer voreilenden oder nacheilenden Phasenlage Korrekturimpulse (KI) abgibt, so dass der digitale Integrator den Phasenfehler der PLL ausgleicht.
Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass der durch den Komparator (K) zu bildende Schwellwert derart festgelegt ist, dass die steigende Flanke des Vergleichssignals (FB*) exakt in die Mitte der Quantisierungsstufe phasengleich zur negativen Taktflanke des Oszillatorsignals (CLK) gelegt wird.
Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass die Freigabeeinheit (FE) derart ausgebildet ist, dass die vom Impulsgeber (IG) erzeugten Impulse ausschließlich in der Quantisierungsstufe (USB) im Bereich des stationären Arbeitspunktes (AP) an den digitalen Integrator (DINT) weitergeleitet werden.
Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, dass die Freigabeeinheit (FE) derart ausgebildet ist, dass in diesem Bereich (AP) nur jeder N-te vom Impulsgeber (IG) erzeugte Impuls weitergeleitet wird.
Verfahren zum Phasenabgleich zwischen einem ersten Signal (REF) und einem zweiten von einem spannungsgesteuerten Oszillator (VCO) abgeleiteten Signal (FB, FB*) mittels einer PLL mindestens 2.Ordnung mit einem Phasendetektor (PD) zur Erzeugung eines Steuerspannungsanteils für den spannungsgesteuerten Oszillator (VCO), der proportional zur augenblicklichen Phasendifferenz zwischen dem ersten und zweiten Signal ist, einem digitalen Integrator (DINT) zur Zwischenspeicherung eines von der Frequenz des ersten Signals (REF) abgeleiteten, zeitlich gemittelten Digitalwertes und einem digital-analog Umsetzer (DAC) zur Bildung eines diesem Digitalwert entsprechenden, analogen Steuerspannungsanteils für den spannungsgesteuerten Oszillator (VCO) dadurch gekennzeichnet, dass im Bereich einer durch den digitalen Integrator gebildeten Quantisierungsstufe (USB), wo der stationäre Arbeitspunkt (AP) der PLL nach Beendigung des integralen Regelvorganges erreicht ist, Korrekturimpulse an den digitalen Integrator (DINT) abgegeben werden und dadurch die PLL-Linearität beibehalten wird.
Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass in der Mitte dieser Quantisierungsstufe (USB) ein Schwellwert an der Phasenposition eines Sollarbeitspunktes (AP), wo der Phasenfehler der PLL Null ist, eingestellt wird.
Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die steigende Flanke eines Vergleichssignals (FB*) exakt in die Mitte dieser Quantisierungsstufe (USB) phasengleich zur negativen Taktflanke des Oszillatorsignals (CLK) gelegt wird.
Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die vom Impulsgeber (IG) erzeugten Impulse ausschließlich in der Quantisierungsstufe im Bereich des stationären Arbeitspunktes (AP) an den digitalen Integrator (DINT) weitergeleitet werden.
Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass in diesem Bereich (AP) nur jeder N-te vom Impulsgeber (IG) erzeugte Impuls weitergeleitet wird.