DE102004034820A1

DE102004034820A1 - Verfahren zum Herstellen isolierender Attrappen-Füllstrukturen

Info

Publication number: DE102004034820A1
Application number: DE102004034820A
Authority: DE
Inventors: Joachim Nuetzel
Original assignee: Infineon Technologies North America Corp
Current assignee: Polaris Innovations Ltd
Priority date: 2003-07-28
Filing date: 2004-07-19
Publication date: 2005-03-03
Anticipated expiration: 2024-07-20
Also published as: US6913990B2; US20050026341A1; DE102004034820B4

Abstract

Es wird ein Verfahren zum Herstellen von Attrappen-Füllstrukturen angegeben, das den strengen Erfordernissen hinsichtlich der Einebnung von MRAM(Magnetic Random Access Memory)-Bauelementen und anderen Halbleiter-Bauelementen entspricht, wobei an Silicium-Nutzfläche gewonnen wird und Leiterbahnebenen maximal genutzt werden. Bei diesem Verfahren wird eine Opfer- oder Attrappenschicht aus einem dielektrischen Material wie SiO¶2¶ abgeschieden, um vor den Einebnungsschritten Attrappen-Füllstrukturen auszubilden. Die isolierenden Attrappen-Füllstrukturen ermöglichen die Verwendung billigerer Lithographie- und Ätzververfahren. Auch sorgen diese Attrappen-Füllstrukturen für Unterstützung während eines CMP-Prozesses, bei dem die aktiven Bauelemente eingeebnet werden, bevor eine andere SiO¶2¶-Schicht abgeschieden wird und Metallisierungsleitungen geätzt werden. Da die Attrappenstrukturen aus einem Dielektrikum statt aus leitenden Materialien hergestellt werden, ist die Gefahr von Kurzschlüssen zwischen Metallisierungsebenen sowie zwischen aktiven Bauelementen und Metallisierungsleitungen verringert.

Description

Die Erfindung betrifft allgemein ein Verfahren zum Herstellen isolierender Attrappen-Füllstrukturen, genauer gesagt, die Verwendung derartiger Strukturen, um den strengen Musterfaktorregeln für Kühlstrukturen während der Schritte der Herstellung elektronischer Bauteile zu genügen, wie dem Schritt des Einebnens von Schaltkreisen mit magnetischen TJs (Tunnelübergängen), um ein Kurzschließen aktiver TJ-Bauelemente zu vermeiden, insbesondere ein Kurzschließen zwischen Metallisierungsleitungen oberhalb und unterhalb der TJ-Bauelemente.
Wie es dem Fachmann gut bekannt ist, besteht bei der Herstellung von Halbleiter-Bauelementen schon immer das Ziel, die Größe von Komponenten und Schaltkreisen zu verringern, wobei gleichzeitig die Anzahl der Schaltkreise und/oder Schaltungselemente auf einem einzelnen Halbleiter-Bauteil immer weiter zunimmt. Diese andauernde, erfolgreiche Größenverringerung der Schaltungselemente hat auch eine Verkleinerung der Größe von Leitungen erforderlich gemacht, die Bauelemente und Schaltkreise verbinden. Wenn jedoch die Leitungen immer kleiner werden, nimmt ihr Widerstand zu. Ferner nimmt, wenn die Anzahl dielektrischer Schichten erhöht wird, die kapazitive Kopplung zwischen Leitungen in derselben Ebene sowie auf benachbarten Ebenen zu.

In der Vergangenheit wurden Aluminium für metallische Verbindungsleitungen und Siliciumoxid als Dielektrikum verwendet. Jedoch begünstigen neuere Herstelltechniken Kupfer als Metall für Verbindungsleitungen, und als dielektrisches Material werden verschiedene Materialien mit niedrigem K-Wert (organisch und anorganisch) als vorteilhaft angesehen. Es ist nicht überraschend, dass diese Änderungen der Materialien Änderungen bei den Bearbeitungsverfahren erforderlich gemacht haben. Insbesondere hat, da es schwierig ist, Kupfer zu ätzen, ohne dass es zu nicht hinnehmbaren Schäden am dielektrischen Material kommt, die Technik zum Herstellen metallischer Verbindungsleitungen deutliche Änderungen erfahren. D. h., dass zwar Aluminiumverbindungen durch Abscheiden einer Schicht aus Aluminium und anschließende Fotoresist- Lithografie- und Ätzvorgänge, um ein gewünschtes Muster von Aluminiumleitungen zu belassen, hergestellt werden konnten, dass jedoch die Herstellung von Verbindungsleitungen aus Kupfer typischerweise durch einen Prozess erfolgt, der nun allgemein als Damaszier- oder Feinstrukturierprozess bezeichnet wird. Der Damaszier-Prozess ist beinahe die Umkehrung des Ätzens, wobei einfach gesagt, ein Graben, ein Kanal oder eine Durchführung in das darunter liegende Dielektrikum eingeschnitten, eingeätzt oder auf andere Weise in diesem ausgebildet wird, wobei dann ein Auffüllen mit Metall (d. h. Kupfer) erfolgt. Das außerhalb der Gräben und Durchführungen abgeschiedene Material wird dann weg poliert.

Der Prozess ist ziemlich unkompliziert, wenn Metallisierungsleitungen oder eine Kupferschicht in nur einer Ebene auszubilden sind. Jedoch werden, wie es dem Fachmann bekannt ist, Halbleiter-Bauteile heutzutage mit mehreren Ebenen auf einem Chip hergestellt, und demgemäß müssen auch Metallisierungen oder Verbindungen, die Abmessungen in der Größenordnung von 100 nm (Nanometer) und weniger aufweisen, in jeder Ebene hergestellt werden. Ferner müssen nicht nur mehrere Metallisierungsebenen hergestellt werden, sondern diese müssen auch miteinander verbunden werden. Es ist ersichtlich, dass es schwierig ist, Durchführungen durch das Dielektrikum hindurch auszubilden (die dann mit Kupfer aufgefüllt werden), die mit einer Genauigkeit von 100 nm mit einer Verbindungsleitung in einer anderen Ebene im selben Halbleiter- Bauteil ausgerichtet sind.

Jedoch existieren hinsichtlich der Herstellung einiger Halbleiter-Bauteile, wie TJ(Tunnel Junction = Tunnelübergang)-Elemente, noch andere Probleme, die gelöst werden müssen. Zum Beispiel führt die Einebnung in offenen Gebieten angrenzend an dicht gepackte TJ-Elemente häufig zu erheblichen Problemen einer "Schüsselbildung". Genauer gesagt, führt die TJ-Einebnung, wie sie während der Herstellung von MRAM(Magnetic Random Access Memory)-Elementen erforderlich ist, zu speziellen Schwierigkeiten, da die Höhe dieser dicht gepackten TJ-Elemente wesentlich geringer als die typische Höhe einer Durchführung ist. Daher neigen die sich ergebenden Strukturen stärker zu Kurzschlüssen als dies bei einer normalen Damaszier-Metalldoppelebene der Fall ist, und es sind strenge Musterfaktorregeln erforderlich, wenn die Füllstrukturen aus derselben Art magnetischer Elemente bestehen, wie sie für aktive TJ-Elemente verwendet werden. Es hat sich gezeigt, dass diese strengen Regeln erforderlich sind, um zu vermeiden, dass aktive TJs durch Metallisierungsleitungen kurzgeschlossen werden, und um auch Kurzschlüsse zwischen Metallleitungen über und unter den TJs zu vermeiden. Diese Füllstrukturen führen zu einem unzuverlässigen elektrischen Pfad zwischen den beiden Metallebenen, und sie müssen sorgfältig platziert werden, um unerwünschte elektrische Verbindungen zu vermeiden. Daher werden durch die strengen Formfaktorregeln zwar die Probleme hinsichtlich des Kurzschließens aktiver TJs gelöst, jedoch führt die Anwendung dieser Regeln zu schwerwiegenden Einschränkungen beim Design von Leiterbahnebenen, und es kommt häufig zu ineffektiven Leiterbahnen und vergeudeter Silicium-"Nutzfläche".

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen von Attrappen-Füllstrukturen zu schaffen, durch das die genannte Schüsselbildung im Wesentlichen vermieden wird.

Diese Aufgabe ist durch das Verfahren gemäß dem beigefügten Anspruch 1 gelöst. Bei einer bevorzugten Ausführungsform dieses Verfahrens wird zunächst eine Halbleiterstruktur mit mindestens einer Schicht einer eingebetteten Metall-Leiterbahn bereitgestellt. Auf dieser Struktur wird durch Abscheiden magnetischer Schichten und durch reaktives Ionenätzen von Filmen unter Verwendung von einer oder mehrerer Schichten aus Metall und Isolatoren als Hartmaske eine magnetische Schichtstruktur ausgebildet. Auf diesen wird eine erste Metallisierungsdünnschicht, z. B. aus Siliciumnitrid, Siliciumcarbid oder Aluminiumoxid-Zusammensetzungen abgeschieden. Eine dünne dielektrische Schicht aus einem Material wie SiN oder SiC fördert typischerweise die Anhaftung und verhindert die Diffusion von Cu und anderer metallischer Elemente. Ferner wird diese erste dielektrische Schicht selektiv in Bezug auf die zweite abgeschiedene dielektrische Schicht geätzt, wobei sie dieselbe Dicke wie die Höhe der magnetischen Elemente aufweisen sollte. Diese zweite dielektrische Schicht kann dann mit großen Toleranzen strukturiert werden, ohne dass Bedenken hinsichtlich einer Maskengenauigkeit zu beachten wären. Ferner benötigt die Maske keine genaue Ausrichtung in Bezug auf die vorigen Lithografieebenen, weswegen sie viel billiger hergestellt werden kann. Das Abätzen der zweiten dielektrischen Schicht bis herunter zur ersten dielektrischen Schicht sorgt für eine nicht leitende Attrappen-Füllstruktur, wodurch Musterfaktorregeln für die Einebnung des Isolators nach der Abscheidung einer dritten Isolierschicht oder eines Schichtstapels genügt werden kann. Die zweite Schicht aus dielektrischem Material wird so geätzt, dass Materialabschnitte oder Attrappenstrukturen mit einer Höhe verbleiben, die der Höhe aktiver Halbleiter-Bauelemente auf der Oberfläche der ersten Schicht aus dielektrischem Material entsprechen. Auf den aktiven Halbleiter- Bauelementen und den Attrappenstrukturen wird eine dritte Schicht aus dielektrischem Material abgeschieden, deren Dicke größer als die Höhe der aktiven Halbleiter-Bauelemente ist.

Für ein vollständigeres Verständnis der Erfindung, sowie betreffend Vorteile derselben, wird nun auf die folgende Beschreibung in Verbindung mit den beigefügten Zeichnungen Bezug genommen, in denen Folgendes dargestellt ist:
1 ist eine Schnittansicht eines Teils einer bekannten Halbleiterstruktur mit Zwischenebenen mit Metallisierungsleitungen und Durchführungen sowie Halbleiter-Bauelementen;
2A ist eine der 1 entsprechende Ansicht, wobei jedoch zusätzlich Halbleiter-Bauelemente wie TJ (Tunnelübergänge) auf den Metallisierungsleitungen und dem umgebenden Dielektrikum abgeschieden sind;
2B zeigt die bekannte Struktur der 2A mit einer zusätzlichen Dielektrikumsschicht, z. B. aus SiO₂, vor einem CMP (chemisch-mechanisches Polieren);
2C zeigt die Struktur der 2B nach dem CMP zum Einebenen der TJs, wobei auch veranschaulicht ist, wie im umgebenden Dielektrikum in Gebieten, die nicht durch TJs oder Attrappen-Füllstrukturen belegt sind, Schüsselbildung auftritt;
3A veranschaulicht den bekannten Prozess der Verwendung nicht aktiver TJs als Attrappen-Füllstruktur zum Vermeiden eines übermäßigen Polierens bei CMP oder Schüsselbildung;
3B veranschaulicht eine weitere bekannte Bearbeitung zum Einebnen der aktiven oder funktionellen TJs der 3A;
3C bis 3F veranschaulichen den weiteren Prozessablauf zum Hinzufügen einer anderen Metallisierungsebene zur Struktur der 3B; und
4A bis 4D veranschaulichen den Prozess der Verwendung von Attrappen-Füllstrukturen und einer Einebnung von TJs gemäß einer Ausführungsform der Erfindung.
In der 1 ist eine Halbleiterstruktur mit Schichten aus aktiven Elementen wie FETs (Feldeffekttransistoren) und Metallisierungsschichten dargestellt. Wie dargestellt, existiert eine erste Schicht 10 mit Source/Drain-Gebieten des FET, die mit 12a und 12b gekennzeichnet sind, wobei auch eine Gatestruktur 14 vorhanden ist. Eine Schicht aus Siliciumoxid oder einem dielektrischen Material 16 bedeckt die Schicht 10 und die Gatestruktur 14. Es ist eine leitende Durchführung 18 vorhanden, die das Source/Drain-Gebiet 12b mit einer ersten Metallisierungsschicht wie einer Kupferleitung 20 in einer zweiten Schicht des dielektrischen Materials 22 verbindet. Bei der dargestellten Ausführungsform ist auch eine Schicht aus Siliciumnitrid 24 dargestellt, die die zwei dielektrischen Schichten 16 und 22 in üblicher Weise trennt, um eine Ätzstoppschicht zu bilden, die beim Ätzen der Gräben für die Kupfer- oder Metallisierungsleitung 20 genutzt wird. Eine andere Siliciumnitridschicht 26 bedeckt die Metallisierungsleitungen 20 und das umgebende dielektrische Material 22. Darauf folgt eine andere dielektrische Schicht wie eine Siliciumoxidschicht (SiO₂) 28, die die Siliciumnitridschicht 26 bedeckt. Hier sei darauf hingewiesen, dass die Schicht 10 mit den aktiven Halbleiterelementen wie FETs mit den Source/Drain-Gebieten 12a und 12b und dem Gate 14 auch über eigene Metallisierungsleitungen (nicht dargestellt) verfügen, wie sie in der Siliciumoxidschicht 22 enthalten sind. Wie es ebenfalls dargestellt ist, existieren in der Schicht 28 aus dielektrischem Material Leitungen und Gebiete einer Metallisierung (M2), die die Bezugszahlen 30a, 30b, 30c und 30d tragen. Typischerweise existieren auch eine oder mehrere Durchführungen 32, die die in der Siliciumoxidschicht vorhandenen Metallisierungsleitungen 30a und 30b verbinden und sich zur ersten, in der dielektrischen Schicht 2 abgeschiedenen Metallisierungsleitung 20 erstrecken.
So ist an dieser Stelle eine Halbleiterstruktur mit mehreren Metallisierungsschichten und aktiven Halbleiterelementen dargestellt. Es ist zu beachten, dass die erörterte Halbleiterstruktur der Metallisierungsleitung nur ein Beispiel bildet, wobei bei anderen Ausführungsformen der Erfindung mehr oder weniger Schichten mit anderen Halbleiterstrukturen vorhanden sein können. In jedem Fall wurden jedoch, wie es in der 1 dargestellt ist, die Metallisierungsgebiete 30a, 30b, 30c und 30d sowie das dielektrische Material oder das Siliciumoxid 28 einer CMP-Bearbeitung unterzogen, so dass diese Struktur nun zur Bearbeitung oder Abscheidung weiterer Halbleiterelemente geeignet ist.
Es wird nun auf die 2A Bezug genommen, in der die Struktur der 1 dargestellt ist, wobei jedoch zusätzlich TMR-Elemente 34a, 34b, 34c, 34d, 34e und 34f wie z. B. TJs mit bekannter Höhe direkt über den Metallisierungs- oder Leiterbahnebenen 30a und 30b abgeschieden sind. D. h., dass bei einer XPC(Cross Point Memory Cell = Schnittpunkts-Speicherzelle)-Architektur die TMR-Elemente direkt auf dem Schalter und der Lese-Leiterbahn abgeschieden sind. Bei einer FET-Architektur (nicht dargestellt) wird jedoch vor dem Abscheiden von TMR-Elementen als Erstes eine dünne Isolierschicht auf der Metallisierung (Schalter-Leiterbahn) abgeschieden. Dann werden die TMR-Elemente abgeschieden und durch eine lokale Verbindung mit der Lese-Leiterbahn verbunden. Jedoch ist bei der vorliegenden Ausführungsform davon ausgegangen, dass die Schaltungsanordnung kein aktives TJ-Element über der Metallisierung 30c und 30d benötigt, und dass es auch nicht dazu geeignet ist.
Jedoch ist es, wie es dem Fachmann bekannt ist, bei der Einebnung von TJs und MRAM(Magnetic Random Access Memory)-Strukturen erforderlich, für Füllstrukturen sehr strenge Musterfaktorregeln einzuhalten, um eine Schüsselbildung zu vermeiden, wie sie typischerweise zu einem Kurzschluss eines oder mehrerer aktiver TJs oder Kurzschlüssen zwischen den Leiterbahnebenen oberhalb und unterhalb führen kann, insbesondere in Chipgebieten ohne TJ-Arrays. Diese strengen Musterfaktorregeln erlegen den Designfreiheitsgraden für diese Strukturen schwerwiegende Einschränkungen auf, was häufig zu schlecht genutzten Leiterbahnebenen und verfügbarem Silicium führt.
Unter Bezugnahme auf die 2B und 2C wird nun das Problem einer übermäßigen "Schüsselbildung" veranschaulicht, wie es auftritt, wenn die strengen Musterfaktorregeln nicht befolgt werden. Wie dargestellt, wird eine dielektrische Schicht 42 aus einem Material wie SiO₂ Durchführung oder Si3N4 usw. auf der Halbleiterstruktur der 2A mit einer Höhe von ungefähr 150 mm abgeschieden. Wie es aus der 2A erkennbar ist, existieren dicht gepackte TJ-Strukturen 34a, 34b, 34c, 34d, 34e und 34f mit bekannter Höhe, die als Stoppgrenze beim CMP dienen können, jedoch existiert rechts von den TJs 34c und 34f ein unbelegtes Gebiet. Dieses unbelegte Gebiet ist sehr anfällig für ein übermäßiges Polieren oder eine Schüsselbildung des Dielektrikums während des CMP-Prozesses. Wie es aus der 2C erkennbar ist, ist das große Gebiet der dielektrischen Schicht 42 rechts vom TJ-Element 34c übermäßig poliert, wodurch ein Gebiet 44 mit Schüsselbildung erzeugt ist, in dem das gesamte dielektrische Material 42 entfernt ist, so dass ein Teil der Fläche der Metallisierung 30c freigelegt ist. Wie es der Fachmann erkennt, kann, da die Abscheidung eines beliebigen Materials über dem Dielektrikum 42, einschließlich leitender Materialien, mit der genannten Fläche der Metallisierung 30c in Kontakt tritt, bei einer Weiterverarbeitung der Struktur sehr leicht ein Defekt auftreten, so dass die Struktur weggeworfen werden muss. Daher werden gemäß dem Stand der Technik TJ-Elemente häufig auf einer Metallisierung oder einem anderen unbelegten Gebiet abgeschieden, wobei sie jedoch nicht verbunden oder aktiviert werden, so dass sie als TJ-"Attrappen"elemente bezeichnet werden. Diese TJ-Attrappenelemente werden gleichzeitig mit aktiven TJ-Elementen hergestellt, weswegen sie über dieselbe bekannte Höhe wie die aktiven TJ-Elemente 34a bis 34f verfügen. Demgemäß würden, als Beispiel, Attrappenelemente 46a und 46b, wie sie in der 3A dargestellt sind, abgeschieden werden, um den strengen Formfaktorregeln zu genügen. Demgemäß enthalten die großen Flächen der Metallisierung und des Dielektrikums 28, die in der 2A nicht mit Schüsselbildung-Bauelementen belegt sind, nun die Attrappenelemente 46a und 46b. Dann wird, gemäß einem bekannten Beispiel, auf den TJ-Elementen 34a bis 34f und auch den Attrappenelementen oder nicht aktiven TJ-Elementen 46a und 46b eine Siliciumnitridschicht 42 abgeschieden. Diese wird anschließend einem CMP-Prozess unterzogen, um, wie es in der 3B dargestellt ist, für eine ebene Oberfläche zur weiteren Verarbeitung zu sorgen. Jedoch tragen, abweichend vom Beispiel der 2C, die Attrappenelemente oder nicht aktiven TJs 46a und 46b dazu bei, eine Schüsselbildung über den Metallisierungsgebieten 30c und 30b zu verhindern.
Gemäß der 3C wurde die CMP-Schicht 42 typischerweise durch einen anderen dielektrischen Schichtstapel 48 mit einer Höhe von ungefähr 400 nm bedeckt, der dann durch eine standardmäßige DUV(tiefes Ultraviolett)-Lithografiestrukturierung strukturierend geätzt wurde, gefolgt von reaktivem Ionenätzen. Es ist zu beachten, dass als Material für den dielektrischen Schichtstapel 48 jedes geeignete Material (Kombinationen) gewählt werden kann, wie es bei der Herstellung von Halbleiter-Bautelementen verwendet wird, einschließlich SiO₂-Materialien mit niedrigem K-Wert und dergleichen. Insbesondere wird ein Ätzstopp gebildet, wodurch für verbesserte Prozesskontrolle gesorgt ist, wenn mit einer dünnen Schicht aus z. B. SiN gestartet wird, die niedrigere Ätzraten als die dielektrische Hauptschicht zeigt. Demgemäß veranschaulicht die 3D Gräben 50a bis 50e, die für die dritte Metallisierungsebene verwendet werden. Jedoch stoppt, wie es in der 3D dargestellt ist, der Grabenätzvorgang an der Oberfläche der TMR-Elemente, einschließlich den TMR-Attrappenelementen 46a und 46b, so dass die M2-Metallisierung 30c nicht freigelegt wird. In der 3D ist das obere der Attrappenelemente 46a und 46b erkennbar. Dem in der 3D veranschaulichten Grabenätzvorgang folgt typischerweise ein weiterer Lithografie- und Ätzschritt durch die Siliciumnitridschicht 42 mittels einer Durchführung oder eines Gebiets 52 im Graben 50d, wie es in der 3E dargestellt ist. Daher kommt es, wenn die Gräben, einschließlich des Grabens 50d, und die Durchführung 52 mit Kupfer aufgefüllt werden, zu einer Verbindung zur Leiterbahn der M2-Metallisierung 30a, wie es in der 3F dargestellt ist.
Auch wird in der 3F eine typischerweise abgeschiedene Tantal/Tantalnitrid-Auskleidung 54 in den eingeätzten Gräben 50a bis 50e und der eingeätzten Durchführung 52 abgeschieden, der dann typischerweise die Abscheidung von Kupfer 56a bis 56e folgt. Der Kupferabscheidung folgt wiederum ein CMP-Prozess. Jedoch vergeudet, wie bereits eingegeben, der vorstehend erörterte Prozess typischerweise Silicium-Nutzfläche, da den strengen Füllfaktorregeln gefolgt wird, wobei TJ-Attrappenelemente verwendet werden, um Kurzschlüsse zwischen aktiven TJ-Elementen zu vermeiden.
Es wird erneut auf die 2A Bezug genommen, in der aktive TMR-Elemente oder TJ-Stapel 34a bis 34f mit "bekannter" Höhe dargestellt sind, die auf der Metallisierung 30a und 30b positioniert sind. Jedoch existieren, wie oben erörtert, keine aktiven oder inaktiven TJ-Elemente auf den Metallisierungsgebieten 30c und 30d rechts von den TJ-Elementen 34c und 34f.
Daher wird gemäß der Erfindung, und wie es in der 4A dargestellt ist, ein dielektrisches Material, wie eine "Attrappen"schicht 58 aus Siliciumoxid auf den TJs 34a bis 34f mit einer Höhe 3 hergestellt, die der "bekannten" Höhe der aktiven TJs 34a bis 34f entspricht, wie oben erörtert. Auch kann, wie es in der 4A dargestellt ist, vor dem Abscheiden der dielektrischen Schicht 58 eine Siliciumnitridschicht 60 auf den TJs 34a bis 34f sowie der restlichen, nicht bedeckten Metallisierung und dem Siliciumoxid abgeschieden werden, wie es in der 4A dargestellt ist, um als Ätzstoppschicht zu dienen.
Wie ausgeführt, bildet die dielektrische Schicht 54 ein Attrappen-Fülloxid, und sie wird dazu verwendet, Attrappenstrukturen auszubilden. Daher wird, wozu erneut auf die 4A Bezug genommen wird, eine Fotoresistmaske mit Abschnitten 62a und 62b über den nicht belegten Gebieten so strukturiert, dass nach dem Ätzen Attrappen-Füllstrukturen in den nicht belegten Gebieten verbleiben, um eine Schüsselbildung während eines folgenden CMP-Prozesses zu vermeiden. Jedoch ist es wesentlich zu beachten, dass, da die aktiven TJs 34a bis 34f bereits an ihren genauen Positionen abgeschieden wurden, der strukturierte Fotoresist 62a und 62b, und demgemäß die zum Ätzen des Attrappen-Fülldielektrikums oder der Siliciumoxidschicht 58 verwendete Fotoresistmaske, nicht der präzisen Maskengenauigkeit genügen muss, um die durch die Füllmusterregeln zum Abscheiden von TJs erforderliche strenge Ausrichtung zu erreichen. Daher können billigere Lithografietechniken verwendet werden, wie solche mit MUV (mittleres Ultraviolett) statt mit DUV (tiefes Ultraviolett). Ferner können zum Ätzen der Attrappen-Füllstrukturen, wie der Attrappen-Füllstrukturen 64a und 64b, wie sie in der 4B dargestellt ist, wirtschaftliche Ätztechniken verwendet werden, einschließlich des robusten Ätzens des Dielektrikums mit einem Material, das hoch selektiv hinsichtlich des Ätzstopps in Form der Siliciumnitrid- oder Siliciumcarbidschicht 60 ist. Es ist jedoch wesentlich, zu beachten, dass die Höhe der Attrappenstrukturen 64a und 64b im Wesentlichen dieselbe wie diejenige der aktiven TJs 34a bis 34f sein muss. Jedoch können die Größe und die Platzierung gegenüber den Leiterbahnen darüber und darunter frei ausgewählt werden. So sind, abweichend von den in Bezug auf die bekannten Verfahren der 3A und 3B erörterten Attrappenstrukturen, ein zusätzlicher Fotoresistmaskenabschnitt 22c (4A) und eine zusätzliche Attrappenstruktur 64c (4B) dargestellt, die beim Stand der Technik nicht vorhanden sind.
Gemäß einer Ausführungsform der Erfindung wird, wenn der Fotoresist mit den Gebieten 62a und 62b geätzt wurde, die dielektrische Schicht 58 durch eine Chemikalie geätzt, die hinsichtlich Si3N4 (Siliciumnitrid) sehr selektiv ist, so dass dann, wenn der Ätzprozess die Si3N4-Schicht 60 erreicht, dieselbe stoppt. So verbleiben Abschnitte der SiO₂-Schicht 58 über den unbelegten Gebieten mit einer Höhe oder Dicke, die derjenigen der aktiven TJ-Elemente entspricht. Dann werden die verbliebenen Fotoresistmaskenabschnitte abgezogen, und die aus der dielektrischen Schicht 58 gebildeten verbliebenen Attrappenstrukturen werden einem CMP-Prozess unterzogen, so dass die Struktur der 4B verbleibt.
Es wird nun auf die 4C Bezug genommen, gemäß der bei einer Ausführungsform der Erfindung die aktiven TJs 34a bis 34f sowie die Attrappen-Füllstrukturen 64a und 64b aus Siliciumoxid sowie die tragende Metallisierung und das Siliciumoxid durch eine dielektrische Schicht 66 bedeckt werden, die hinsichtlich Kupferdiffusion resistent ist. Wie es gut bekannt ist, ist zu diesem Zweck eine Siliciumnitrid(Si3N4)-Schicht mit einer Dicke von ungefähr 150 nm besonders geeignet. Zu anderen geeigneten dielektrischen Materialien gehören Siliciumoxynitrid (SiON), Siliciumcarbid (SiC) und Aluminiumoxid (Al₂O₃). Die Schicht 66 aus Siliciumnitrid oder einem anderen Dielektrikum wird dann ebenfalls einem CMP-Prozess bis zur Oberfläche der TJ-Strukturen 34a bis 34f und der Attrappenstrukturen 64a bis 64d unterzogen, wie es in der 4D dargestellt ist. Dann wird die polierte Schicht aus Siliciumnitrid oder einem anderen dielektrischen Material, das dazu verwendet wird, die Diffusion von Kupfer zu verhindern, durch eine andere dielektrische Schicht 48, wie eine solche aus Siliciumdioxid, abgedeckt, was durch Abscheiden von ungefähr 400 nm auf dieselbe Weise erfolgt, wie es oben in Bezug auf die 3C erörtert wurde. Dann wird, wie es in Bezug auf die 3C bis 3F erörtert wurde, die Siliciumoxidschicht 48 zunächst geätzt, um die Gräben 50a bis 50e auszubilden. Dem Grabenätzen folgen das Strukturieren und Ätzen der Durchführung 52. Anschließend werden eine Tantalnitrid-Auskleidung 52 und Kupfer abgeschieden, um die Leiterbahnen oder Leitungen 56a bis 56e der Metallisierung zu erzeugen, gefolgt von einem CMP-Prozess am Kupfer, um noch eine weitere Ebene elektronischer Elemente und/oder einer Metallisierung zu ermöglichen. Demgemäß besteht ein weiterer Unterschied einer gemäß der Erfindung hergestellten Struktur gegenüber einer solchen, wie sie in den 3F und 3G dargestellt ist, darin, dass die Metallisierungsleitungen durch die dielektrischen Attrappen-Füllstrukturen 64a und 64b getrennt sind, so dass geringe Gefahr eines Kurzschlusses hinsichtlich der Metallisierungsebene 26 besteht.
An der beschriebenen Ausführungsform können zahlreiche Modifizierungen vorgenommen werden, ohne dass dadurch der Schutzumfang verlassen wird; z. B. können Abmessungen und Schichtdicken variiert werden.

Claims

Verfahren zum Einebnen aktiver Schichten von Bauelementen auf einer Halbleiterstruktur, mit den folgenden Schritten: – Bereitstellen einer Halbleiterstruktur mit einer oberen Schicht aus dielektrischem Material sowie Metallisierungsgebieten, die an der Oberfläche derselben ausgebildet sind; – Abscheiden von TMR-Bauelementen an ausgewählten Stellen auf den Metallisierungsgebieten, wobei diese TMR-Bauelemente über eine bekannte Höhe über der Oberfläche der oberen Dielektrikumsschicht verfügen; – Abscheiden einer ersten dielektrischem Schicht auf der Oberfläche der genannten dielektrischen Schicht sowie über den Halbleiterbauelementen; – Herstellen einer Attrappenschicht aus dielektrischem Material auf der ersten dielektrischen Schicht mit einer Dicke, die der bekannten Höhe der aktiven Halbleiter-Bauelemente entspricht; – Herstellen einer Attrappenstrukturmuster-Maske auf der Attrappenschicht aus dielektrischem Material; – Ätzen der Attrappenschicht aus dielektrischem Material mit Selektivität hinsichtlich der ersten dielektrischen Schicht, um Abschnitte der Attrappenschicht als Attrappenstrukturen auf der Oberfläche der oberen Schicht des genannten Dielektrikums zu belassen, wobei diese Attrappenstruktur eine Höhe aufweist, die der genannten bekannten Höhe entspricht; und – Abscheiden einer anderen Schicht aus dielektrischem Material auf den aktiven Halbleiter-Bauelementen und den Attrappenstrukturen, wobei diese andere Schicht aus dielektrischem Material eine Dicke aufweist, die zumindest größer als die genannte bekannte Höhe der Halbleiter-Bauelemente ist.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Halbleiterstruktur eine solche gemäß einer XPC-Architektur ist und die TMR-Elemente direkt auf der Oberseite der Metallisierung abgeschieden sind.
Verfahren nach Anspruch 1, dadurch gekennzeichaet, dass die Halbleiterstruktur eine solche gemäß einer FET-Architektur ist, die Metallisierung durch eine dünne Isolierschicht bedeckt ist und die TMR-Elemente auf der Oberseite derselben abgeschieden sind und sie über eine lokale Verbindung mit einer benachbarten Lese-Leiterbahn verbunden sind.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die TMR-Struktur mindestens zwei Metallisierungsschichten aufweist.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die erste dielektrische Anpassungsschicht gegen die Diffusion von Kupferatomen und -ionen resistent ist.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass der Schritt des Abscheidens einer ersten dielektrischen Schicht den Schritt beinhaltet, dass eine Schicht abgeschieden wird, die aus der aus Siliciumnitrid (Si3N4), Siliciumoxynitrid (SiON), Siliciumcarbid (SiC) und Aluminiumoxid (Al₂O₃) bestehenden Gruppe ausgewählt ist.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass der Schritt des Abscheidens einer anderen Schicht eines dielektrischen Materials den Schritt des Abscheidens einer Schicht aus Siliciumoxid (SiO₂) beinhaltet.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass der Schritt des Abscheidens einer anderen Schicht eines dielektrischen Materials den Schritt des Abscheidens einer Schicht aus einem Dielektrikum mit niedrigem K-Wert beinhaltet.
Verfahren nach Anspruch 5, gekennzeichnet durch die folgenden Schritte: – Einätzen von Leiterbahngräben in die Siliciumoxidschicht bis herunter zur Siliciumnitridbeschichtung; – weiteres Einätzen von Durchführungen durch die Siliciumnitridbeschichtung in selektiven der Gräben zu den Metallisierungsleitungen in der oberen Dielektrikumsschicht; und – Auffüllen der Gräben und der Durchführungen mit einem leitenden Metall.
Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Schritte des Einätzens von Gräben und Durchführungen das Herstellen einer Ätzmaske durch Lithografie und reaktives Ionenätzen des Siliciumoxids beinhalten.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Schritt des Ätzens der anderen Dielektrikumsschicht der Schritt des Strukturierens einer Hartmaske durch MUV(mittleres Ultraviolett)-Lithografie und des Ätzens der anderen Dielektrikumsschicht mit einem für Siliciumnitrid selektiven Oxidätzverfahren beinhaltet.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zu den aktiven Halbleiter-Bauelementen solche mit Tunnelübergang gehören.
Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass das leitende Metall Kupfer ist.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Schritt des Ätzens von Attrappenstrukturen die Schritte des Abscheidens der Dielektrikumsschicht mit einer Dicke, die der genannten bekannten Höhe entspricht, und des Ätzens zum Beseitigen der gesamten Attrappenschicht mit Ausnahme derjenigen Abschnitte, die durch die Fotoresistmaske geschützt sind, beinhaltet.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Schritt des Abscheidens aktiver Halbleiterelemente gemäß den Musterfaktorregeln für Füllstrukturen erfolgt, wobei während der Einebnung für MRAM-Strukturen und der Schritt des Herstellens von Attrappenstrukturen weniger strengen Regeln folgen, wobei MUV(mittleres Ultraviolett)-Lithografie verwendet wird.
Verfahren nach Anspruch 7, gekennzeichnet durch den Schritt des Abscheidens eines Überzugs aus TaN (Tantalnitrid) auf Gräben und Durchführungen.
Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass der Schritt des Ätzens von Attrappenstrukauren den Schritt des Abscheidens der Attrappenschicht mit einer Dicke, die im Wesentlichen der genannten bekannten Höhe entspricht, des Ätzens der Attrappenschicht mittels einer für die erste passende dielektrische Schicht selektiven Prozesses und des Abhebens der Fotoresistmaske, um die Attrappenstruktur zurückzulassen, beinhaltet.