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Die
Erfindung betrifft ein Verfahren zum Ausbilden eines integrierten
Halbleiterelements.
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Bei
der Weiter- und Neuentwicklung von Halbleiterschaltungsanordnungen
sind wesentliche Aspekte die Verbesserung der Betriebssicherheit, insbesondere
Avalanchefestigkeit und gegebenenfalls Robustheit bzw. Stromtragfähigkeit
im Durchbruch, sowie die Steigerung der Integrationsdichte. Das
bedeutet zum einen, dass möglichst
viele Halbleiterelemente, welche der Halbleiterschaltungsanordnung
zugrunde liegen, auf ein Flächenelement oder
ein Volumenelement integriert ausgebildet werden sollen. Zum anderen
darf dabei die Sicherheit der Funktion jedes einzelnen Halbleiterelements
und somit die Sicherheit des Betriebs der Schaltungsanordnung als
Ganzes nicht beeinträchtigt
werden.
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So
soll zum Beispiel der Zugriffswiderstand auf ein Halbleiterelement
trotz Einschränkung
des Flächenbedarfs
des Halbleiterelements möglichst gering
bleiben. Gleichzeitig sollen auch bestimmte Eigenschaften der Halbleitergebiete
und insbesondere der Halbleiterübergänge, zum
Beispiel der pn-Übergänge oder
der np-Übergänge, erfüllt sein und
bleiben. All diese Eigenschaften hängen u.U. in starkem Maße von der
geometrischen Ausgestaltung der jeweiligen Halbleitergebiete und
ihrer Dotierungen sowie von den geometrischen Gegebenheiten zwischen
benachbarten Gebieten ab.
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So
steigt zum Beispiel ein spezifischer Einschaltwiderstand mit Verringerung
der jeweiligen Zugriffsfläche
bei Steigerung der Integration. Das bedeutet, dass für einen
hinreichend geringen Einschaltwiderstand die entsprechenden Zugriffsflächen eigentlich
vergrößert werden
müssten,
was dem Integrationsgedanken aber gerade widerspricht.
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Andererseits
dürfen
bestimmte Halbleitergebiete auch nicht zu weit auseinander liegen,
um bestimmte Potentialverhältnisse
benachbarter Halbleitergebiete nicht negativ zu beeinflussen. Zum
Beispiel werden bestimmte Durchbruchseigenschaften zwischen Halbleiterübergängen, insbesondere
die sogenannte Avalanchefestigkeit durch Abstände von bestimmten Kontaktgebieten
beeinflusst.
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Es
ist somit ein grundlegendes Problem der Weiterentwicklung von Halbleiterschaltungsanordnungen,
eigentlich sich widersprechende zu ergreifende Maßnahmen
bei der Prozessführung
auf ein optimales Ergebnis hin einzurichten.
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Aus
der
EP 0 889 511 A2 ist
eine Verfahrensweise bekannt, gemäß welcher über ein Kontaktloch über einen
Trench sowohl eine Dotierung mittels Implantation als auch eine
Kontaktierung durch nachfolgendes Verfüllen des Trenches oder des
Kontaktlochs erfolgen kann.
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Die
US 6,037,262 A betrifft
ein Verfahren zum Ausbilden von Durchkontaktierungslöchern und Trenches
für Metallkontaktierungen
in multiplen dielektrischen Schichten integrierter Halbleiterstrukturen.
Dabei wird auch das Problem des Verfüllens von Kontaktlöchern mit
ungünstigem
Aspektverhältnis angesprochen.
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Der
Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Ausbilden
eines integrierten Halbleiterelements anzugeben, bei welchem eine
besonders hohe Integrationsdichte der erzeugten Strukturen bei gleichzeitiger
Funktionszuverlässigkeit
erzielt werden kann.
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Die
Aufgabe wird bei einem Verfahren zum Ausbilden eines integrierten
Halbleiterelements erfindungsgemäß mit den
Merkmalen des Anspruchs 1 gelöst.
Vorteilhafte Weiterbildungen der Verfahren sind jeweils Gegenstand
der abhängigen
Unteransprüche.
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Erfindungsgemäß wird ein
Verfahren zum Ausbilden eines integrierten Halbleiterelements geschaffen,
bei welchem über
Kontaktlöcher
eines eine Elementegrundstruktur abdeckenden Maskenbereichs zunächst ein
Implantieren zum Ausbilden eines Implantationsgebiets in der Elementegrundstruktur
und dann ein Abscheiden eines leitfähigen Materials zum Ausbilden
einer Füllung
der Kontaktlöcher und
damit zum Ausbilden einer Kontaktierung zumindest des Implantationsgebiets
des Halbleiterelements durchgeführt
werden, wobei zum Implantieren ein in seiner Schichtdicke im Vergleich
zu üblichen Maskenbereichen
verstärkter
Maskenbereich verwendet wird wobei der verstärkte Maskenbereich mit minimal
ausgedehnten Kontaktlöchern
versehen wird, welche der minimalen Strukturgröße einer verwendeten Abbildungs-
und Strukturierungstechnik entspricht, wobei dann über die
minimal ausgedehnten Kontaktlöcher
durch Implantieren jeweils das Implantationsgebiet ausgebildet wird,
wobei dann der verstärkte
Maskenbereich isotrop zurückgeätzt wird und
dass dabei die bestehenden minimal ausgedehnten Kontaktlöcher lateral
zu erweiterten Kontaktlöchern
erweitert werden und wobei dann die Kontaktierung über ein
Füllen
der so erweiterten Kontaktlöcher
mit leitfähigem
Material erfolgt.
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Es
sei angemerkt, dass das Ätzen
beispielsweise nass- oder plasmachemisch erfolgen kann.
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Es
ist in der Anwendung der Erfindung ein Aspekt eines Verfahrens zum
Ausbilden einer integrierten DMOS-Transistoreinrichtung, die Bodyverstärkungsimplantation
durch minimal ausgedehnte Kontaktlöcher, welche im Maskenbereich
vorgesehen sind, durchzuführen.
Dadurch wird eine besonders starke räumliche Konzentration der Bodyverstärkungsbereiche
möglich.
Das heißt,
dass die sich ergebenden Bodyverstärkungsbereiche keine so starke
laterale Ausdehnung im zugrunde liegenden Halbleitermaterial aufweisen,
wie das beim Stand der Technik der Fall ist. Deshalb können bei
herzustellenden Halbleiterschaltungsanordnungen benachbarte DMOS-Transistor-einrichtungen,
welche gemeinsame Bodybereiche und Bodyverstärkungsbereiche besitzen und
nutzen, dichter aneinander ausgebildet werden. Damit wird zum einen
die Integrationsdichte gesteigert. Zum anderen begibt sich aufgrund
der verringerten Beabstandung bzw. durchgehenden Bodyverstärkungsgebiete
und der entsprechenden dann auszubildenden Kontaktgebiete eine verbesserte
Avalanchefestigkeit der jeweiligen DMOS-Transistoreinrichtung.
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Gemäß dem weiteren
Vorgehen werden bei einer besonderen Ausführungsform des Verfahrens die
DMOS-Transistoreinrichtung und insbesondere die DMOS-Transistorgrundstruktur
als vertikaler Transistor, bzw. als vertikale Transistorgrundstruktur ausgebildet.
Zusätzlich
oder alternativ wird die DMOS-Transistoreinrichtung und insbesondere
die DMOS-Transistorgrundstruktur als Trenchtransistor bzw. als Trenchtransistorgrundstruktur
ausgebildet.
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Ferner
ist es vorgesehen, dass in einem Halbleitermaterialbereich die grundlegenden
Elemente eines Transistors oder einer Transistorgrundstruktur vorgesehen
werden, also für
die DMOS-Transistorgrundstruktur
jeweils zumindest ein Drainbereich, ein Gatebereich, ein Bodybereich
sowie ein Sourcebereich.
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Der
zugrunde liegende Erfindungsgedanke kann außer speziell bei DMOS-Transistoreinrichtungen
auch bei Verfahren zum Ausbilden allgemeiner integrierter Halbleiterelemente
vorteilhaft eingebracht werden.
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Auch
hier ist erkennbar, dass zunächst
im Maskenbereich minimale Kontaktlöcher ausgebildet werden und
dann über
die minimal ausgebildeten Kontaktlöcher die Implantation und damit
die Ausbildung des Implantationsgebiets erfolgt, wodurch dieses
ebenfalls eine minimale laterale Ausbildung im zugrunde liegenden
Halbleitermaterial erfährt.
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Zur
Bewerkstellung einer möglichst
fehlerfreien Kontaktierung des Implantationsgebiets wird dann der
vorliegende Maskenbereich isotrop rückgeätzt, wodurch die minimal bestehenden
Kontaktlöcher
aufgeweitet werden, so dass beim Verfüllen der so erweiterten Kontaktlöcher eine
möglichst
fehlerfreie Kontaktierung erreicht werden kann.
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Bei
einer besonders bevorzugten Ausführungsform
des erfindungsgemäßen Verfahrens
ist es vorgesehen, dass als integriertes Halbleiterelement mindestens
eine Transistoreinrichtung mit einer Transistorgrundstruktur ausgebildet
wird. Dabei kann es sich insbesondere um einen Feldeffekttransistor
und vorzugsweise um eine DMOS-Transistoreinrichtung handeln.
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Ferner
ist es dabei dann vorgesehen, dass das Implantationsgebiet eine
Verstärkung
des Bodybereichs der Transistoreinrichtung darstellt und als solche
ausgebildet wird.
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Ferner
ist es vorgesehen, dass das Füllen der
Kontaktlöcher
zum Ausbilden einer Kontaktierung eines Bodybereichs und eines Sourcebereichs der
Transistoreinrichtung durchgeführt
wird.
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Auch
bei einer anderen Variante ist es bevorzugterweise vorgesehen, dass
die jeweilige Transistoreinrichtung, und insbesondere die DMOS-Transistoreinrichtung
bzw. die DMOS-Transistorgrundstruktur
oder die Transistorgrundstruktur allgemein als vertikaler Transistor
bzw. als vertikale Transistorgrundstruktur ausgebildet werden.
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Alternativ
oder zusätzlich
kann es vorgesehen sein, dass die jeweilige Transistoreinrichtung oder
Transistorgrundstruktur als Trenchtransistor bzw. als Trenchtransistorstruktur
ausgebildet wird.
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Des
Weiteren ist es vorgesehen, dass zur Komplettierung der Transistoreinrichtung
bzw. der Transistorgrundstruktur in einem Halbleitermaterial jeweils
mindestens ein Drainbereich, ein Gatebereich, ein Bodybereich sowie
ein Sourcebereich ausgebildet werden.
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Bei
beiden erfindungsgemäßen Lösungen ist es
gemäß einer
weiteren bevorzugten Ausführungsform
der erfindungsgemäßen Verfahren
vorgesehen, dass die minimal ausgedehnten Kontaktlöcher mit
einer ersten lateralen Ausdehnung d1 im Bereich von 100 nm bis 500
nm ausgebildet werden. Diese Abmessungen gelten insbesondere für Trenchtransistoren.
Bei Speichern und Prozessoren können
eventuell auch kleinere Werte unter 100 nm vorliegen.
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Bei
der Ausbildung der minimal ausgedehnten Kontaktlöcher kann ein optisches Abbilden
mittels elektromagnetischer Strahlung und/oder mittels Teilchenstrahlung
verwendet werden.
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Vorteilhafterweise
erfolgt das Rückätzen des Maskenbereichs
in nasschemischer oder auch plasmachemischer Form.
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Beim
Rückätzen des
Maskenbereichs ist es vorgesehen, dass die minimal ausgedehnten
Kontaktlöcher
selbstjustiert von einer minimalen lateralen Ausdehnung d1 auf eine
erweiterte laterale Ausdehnung d2 erweitert werden, wobei d2 > d1 gilt.
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Ferner
ist es vorgesehen, dass die erweiterte laterale Ausdehnung d2 so
gewählt
wird, dass das Ausbilden des Kontakts fehlerfrei, insbesondere frei von
Hohlräumen
erfolgt.
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Die
erweiterte laterale Ausdehnung d2 kann beispielsweise zwischen 100
nm und 1 μm
liegen, wobei speziell bei Speichern die untere Grenze von etwa
100 nm und darüber
denkbar ist. Im Übrigen sind
Werte zwischen 300 nm und 1 μm
für d2
vorteilhaft. Zusätzlich
oder alternativ sollte das Aspektverhältnis für die erweiterte laterale Ausdehnung
d2 zwischen 3:1 und 1:3 betragen.
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In
vorteilhafter Weise wird beim Implantieren eine in seiner vertikalen
Schichtdicke D verstärkter Maskenbereich
verwendet, wobei die Schichtdicke D insbesondere im Bereich von
etwa 0,2 μm
bis 5 μm gewählt wird.
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Bevorzugt
wird eine Oxidmaske aus gegebenenfalls mehreren isolierenden Schichten
als Maskenbereich verwendet. Bei mehreren isolierenden Schichten
brauchen nicht alle Schichten Oxidschichten zu sein.
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Ein
Verfahren zum Ausbilden einer integrierten Halbleiterschaltungsanordnung
mit einer Mehrzahl von integrierten Halbleiterelementen und/oder einer
Mehrzahl integrierter DMOS-Transistoreinrichtungen
ist z.B. dadurch charakterisiert, dass die integrierten Halbleiterelemente
und/oder die integrierten DMOS-Transistoreinrichtungen gemäß dem erfindungsgemäßen Verfahren
ausgebildet werden.
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Gemäß einer
vorteilhaften Ausführungsform eines
Verfahrens zum Ausbilden einer Halbleiterschaltungsanordnung ist
es vorgesehen, dass direkt benachbarte integrierte Halbleiterelemente,
insbesondere DMOS-Transistoreinrichtungen, welche einen gemeinsamen
Implantationsbereich, also insbesondere einen gemeinsamen Bodybereich
und/oder Bodyverstärkungsbereich
auf weisen und benutzen, mit einem lateralen Abstand d3 ausgebildet
werden, welcher von der Ausdehnung d2 der erweiterten Kontaktlöcher mitbestimmt
wird. Bezogen auf die Mesa überschreitet
der laterale Abstand d3 die Ausdehnung d2 um beispielsweise 50%
bei einem Kontaktloch von 0,2 μm
und um 10 bei einem Kontaktloch mit 1 μm jeweils nach einer Aufweitung.
Bezogen auf den gesamten Pitch reduzieren sich diese %-Zahlen entsprechend.
Zwischen Oxid und Mesa sollte eine minimale Überlappung von 50 bis 100 nm
verbleiben.
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Die
vorangehend genannten und weitere Aspekte der vorliegenden Erfindung
ergeben sich auch aus den nachfolgend aufgeführten Bemerkungen:
Bei
der Entwicklung neuer Generationen von DMOS-Leistungstransistoren
spielen die Verringerung des spezifischen Einschaltwiderstandes
Ron·A und
eine damit verbundene Großenverringerung bzw.
ein Shrink eine große
Rolle. Damit verbunden sind verkleinerte elektrische Kontaktgebiete,
die immer größere Anforderungen
an die Fototechnik und den Metallanschlusskontakt stellen.
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Für einen
guten Einschaltwiderstand sollten möglichst weit ausgedehnte Sourcekontaktgebiete vorhanden
sind. Für
eine gute Avalanchefestigkeit sollten die Bodykontaktgebiete nicht
zu weit auseinander liegen.
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Da
den Strukturgrößen bei
Implantationsmasken durch die Fototechnik Grenzen gesetzt sind, limitieren
u.a. die p- und n-Kontakte
den minimalen Pitch bzw. die maximale Kanalweite/Trenchlänge und die
damit verbundenen Vorhalte von Fertigungstoleranzen. Durch einen
tiefreichenden Bodykontakt werden die Ladungsträger im Avalanchefall effektiv
abgeleitet. Der tiefe Bodykontakt wird entweder durch eine Hochenergie-Implantation durch
das Kontaktloch oder durch eine Tiefdiffusion erreicht. Beide Verfahren
limitieren den Pitch des Tran sistors, da bei zu kleinen Abmessungen
durch die Wechselwirkung mit dem Kanalbereich die Einsatzspannung
beeinflusst wird. Eine beliebige Reduzierung der Hardmaske ist nicht
möglich,
da die anschließende
Metallisierung bei zu kleinen Öffnungen
fehlerhaft oder unmöglich wird.
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Hier
wird nun erfindungsgemäß vorgeschlagen,
den elektrischen Bodykontakt mit Hilfe einer Implantation durch
ein minimales Kontaktloch zu realisieren und anschließend durch
isotrope Aufweitung das Sourcekontaktgebiet selbstjustiert zu definieren.
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Damit
ist weder für
den Source- noch für
den Bodykontakt eine Fotomaske notwendig. Justagetoleranzen und
minimale Strukturgrößen der
Fototechnik spielen eine geringere Rolle. Ein durchgängiger Source-
und Bodykontakt wird erreicht. Das Aspektverhältnis der Hardmaske (Oxiddicke/Kontaktlochbreite)
kann für
die Hochenergieimplantation weitgehend frei optimiert, also gesteigert
werden. Durch das anschließende
nasschemische Aufweiten des Kontaktloches und die gleichzeitige
Reduzierung der Oxiddicke wird das Aspektverhältnis verringert, womit die
Metallisierung deutlich vereinfacht wird.
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Eine
erfinderische Idee ist die Verwendung einer Oxidhartmaske als Implantationsmaske
für den Bodykontakt
bzw. Bodyverstärkung
die durch anschließende
nasschemische Aufweitung das Sourcekontaktgebiet selbstjustiert
definiert und als Isolationsoxid weiterverwendet wird. Durch diese
Kombination kann die Oxidmaske, evtl. mit Lackmaske, die zuvor für die Strukturierung
des Oxids verwendet wurde, ohne Einschränkung für die Implantation der Bodyverstärkung optimiert
werden, es werden z.B. eine minimale Öffnung und eine maximale Dicke
gewählt.
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Durch
die isotrope Aufweitung wird das Aspektverhältnis für die anschließende Metallisierung unabhängig eingestellt.
Da mit kann ein weiteres Zusammenziehen bzw. Verkleinern der Kontaktgebiete erreicht
werden; gegebenenfalls kann auch die Anzahl der benötigten Fotoebenen
reduziert werden.
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Bei
einem p-Kanal-Trenchtransistors ist z.B. eine gute Metallisierung
realisiert. Es wird nur die bessere Aluverfüllung ausgenutzt. Der tiefe
Bodyanschluss wird durch eine Hochenergieimplantation realisiert
und durch Lack und Oxid maskiert. Bei einer genügend großen isotropen Aufweitung des
Oxides kann auf eine vorher durchgeführte Maskierung der Bodykontaktimplantation
(geringere Implantationsenergie) durch eine Fototechnik verzichtet
werden.
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Beim üblichen
Prozessstand darf nach der Kontaktlochätzung das Kontaktloch nicht
zu große Aspektverhältnisse
haben, da somit die anschließende
Metallisierung unmöglich
wird. Der Pitch ist durch die Breite des Kontaktlochs bestimmt,
da die Einsatzspannung durch laterales Straggling/Diffusion beeinflusst
wird. Damit ergibt sich ein Trade off Pitch/Verfüllung mit Metall.
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Beim üblichen
Prozessstand werden Body- und Sourcekontakte in der Breite alternierend
angeordnet. Damit sind Kanalweite und Avalanchefestigkeit reduziert.
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Bei
der Erfindung wird der Bodykontakt z.B. durch Umdotieren des Sourcegebietes
oder zuvor durch Herausätzen
des Sourcegebietes durch Implantation über die Oxidmaske definiert.
Durch eine nasschemische Aufweitung des Kontaktlochs wird das Sourcekontaktgebiet
selbstjustiert freigelegt.
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Die
erfindungsgemäße Definition
des tiefen Bodykontaktes erfolgt über das Kontaktloch. Die Bodyverstärkungsimplantation
wird über
Lack und Oxid durchgeführt,
wobei die Öffnung
minimiert und die Dicke unabhängig
von den nachfolgenden Prozessschritten angepasst werden können.
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Die
Definition des Sourcekontaktgebiets erfolgt erfindungsgemäß durch
Aufätzen
der Oxidhartmaske. Gleichzeitig wird das Aspektverhältnis für die nachfolgende
Metallisierung angepasst.
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Selbst
bei kleinem Pitch ist eine gute Metallisierung möglich. Eine Bodykontaktfototechnik
ist überflüssig.
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Nachfolgend
wird die Erfindung anhand bevorzugter Ausführungsformen aufgrund der beigefügten schematischen
Zeichnungen näher
erläutert.
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1A–E zeigen
verschiedene Zwischenzustände
bei der Herstellung eines Halbleiterelements gemäß einer Ausführungsform
des erfindungsgemäßen Verfahrens.
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2A, 2B zeigen
im Vergleich Zustände,
welche beim herkömmlichen
Vorgehen beim Herstellen eines Halbleiterelements erreicht werden.
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3 zeigt
eine erfindungsgemäß hergestellte
Anordnung mit integrierten DMOS-Transistoreinrichtungen.
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4 zeigt
eine in herkömmlicher
Weise hergestellte Anordnung integrierter DMOS-Transistoreinrichtungen.
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5 ist
eine Draufsicht auf die Body- und Sourcekontaktbereiche, welche
beim erfindungsgemäßen Vorgehen
beim Herstellen einer integrierten DMOS-Transistoreinrichtung erhalten
wird.
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6 zeigt
eine Kontaktierung von Body- und Sourcegebieten, welche konventionell
hergestellt sind.
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Die 1A bis 1E zeigen
in geschnittener Seitenansicht in schematischer Form verschiedene
Zwischenstufen die bei einer Auführungsform
eines erfindungsgemäßen Herstellungsverfahrens
für ein
integriertes Halbleiterelement erreicht werden.
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In 1A ist
eine Anordnung 10 mit einer Mehrzahl, hier zwei, Halbleiterelementegrundstrukturen
TG dargestellt. Diese sind in einem Halbleitermaterialbereich 20 ausgebildet
und weisen unter anderem in dem hier gezeigten Beispiel Dotiergebiete 25 eines
vorgegebenen Leitfähigkeitstyps
auf der Rückseite
des Halbleitermaterialbereichs 20 auf. Diese Gebiete 25 können beispielsweise
als "buried layer" dienen.
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Auf
der im Wesentlichen planaren Oberfläche 20a des Halbleitermaterialbereichs 20 ist
eine Oxidhartmaske M ausgebildet, welche die Oberfläche 20a vollständig abdeckt.
Auf der Oberfläche
Ma der Oxidhartmaske M ist eine Lackmaske L ausgebildet. In der
in 1A gezeigten Darstellung ist diese Lackmaske L
bereits mit entsprechenden Ausnehmungen lithographisch strukturiert,
wobei die Ausnehmungen eine laterale Ausdehnung d1 besitzen, welche
der sogenannten minimalen Strukturgröße F des verwendeten Lithographie – oder Strukturierungsschritts
entspricht.
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Im Übergang
zum Zwischenzustand der 1B werden
dann über
die Ausnehmungen in der Lackmaske L minimale Kontaktlöcher K in
die Oxidhartmaske M lokal ausgebildet, welche dieselbe laterale
Ausdehnung d1 im Bereich der minimalen Strukturgröße F besitzen
und welche bis auf die Oberfläche 20a des
Halbleitermaterialbereichs 20 reichen.
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Im Übergang
zum Zustand der 1C wird dann der verbliebene
Lackmaskenbereich L entfernt, und es wird auf den so erhaltenen
Struktur 10 ein Hochenergieimplantationsschritt durchgeführt, welcher
in 1C durch entsprechende Pfeile angedeutet ist und
durch welchen ein Implantationsgebiet BV im Halbleitermaterialbereich 20 ausgebildet
wird, welches vom Oberflächenbereich 20a des
Halbleitermaterialbereichs 20 bis zu den jeweiligen Dotiergebieten 25 reicht,
wodurch diese mit dem Oberflächenbereich 20a elektrisch
kontaktiert sind. Gegebenenfalls kann die vorhandene Lackmaske (zusammen mit
einer Oxidhartmaske) auch zur Maskierung der Hochenergieimplantation
verwendet und erst danach abgelöst
werden.
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Im Übergang
zum Zwischenzustand der 1D wird
dann ein isotroper Rückätzprozess
auf die Anordnung 10 der 1C angewandt,
durch welchen insbesondere die Oxidhartmaske M in eine reduzierte
Oxidhartmaske M' überführt wird,
welche erstens eine geringere Schichtdicke D' als die ursprüngliche Oxidhartmaske M mit
der Schichtdicke D aufweist und welche darüber hinaus im Bezug auf die neuen
Kontaktlöcher
K' ebenfalls lateral
erweitert ausgebildet ist.
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Im Übergang
zu dem in 1E gezeigten Zwischenzustand
wird dann ein Materialbereich aus leitfähigem Material 30 abgeschieden,
so dass die erweiterten Kontaktlöcher
K' vollständig gefüllt sind
und dass insbesondere die freiliegenden Oberflächenbereiche 20a und
BVa des Halbleitermaterialbereichs 20 bzw. des Implantationsgebiets
BV abgedeckt und somit elektrisch kontaktiert sind. Auf diese Weise wird
ein Kontaktbereich Bk zum Implantationsgebiet BV und letztlich zum
Dotiergebiet 25 des Halbleiterelements T ausgebildet.
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Im
Vergleich dazu zeigt die 2A das
Ergebnis der herkömmlichen
Vorgehensweise, bei welcher von vornherein mit ursprünglichen
Kontaktlöchern
gearbeitet wird, welche eine zur fehlerfreien Kontaktierung notwendige Öffnung mit
einer late ralen Ausdehnung d2 größer als
die minimale Strukturgröße F besitzen.
Dadurch sind entsprechend auch die Implantationsgebiete BV breiter
angelegt als beim erfindungsgemäßen Vorgehen
gemäß 1E, so
dass eine besonders dichte Packung benachbarter Halbleiterelemente
T, sollten diese einen zur 1E vergleichbaren
gegenseitigen Abstand besitzen, nicht möglich ist.
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Im
Gegensatz dazu zeigt 2B ebenfalls in seitlicher Querschnittansicht
den verfahrensmäßigen Versuch,
gleich mit einer der minimalen Strukturgröße F des Strukturierungsverfahrens
entsprechenden Ausdehnung d1 bei den Kontaktlöchern in der Oxidhartmaske
M zu starten. Dadurch sind dann zwar die auszubildenden Implantationsgebiete
BV ebenfalls lateral minimal ausgebildet. Andererseits reicht die minimale Öffnung der
Kontaktlöcher
in der Oxidhartmaske M nicht aus, eine fehlerfreie Füllung mit
dem leitfähigen
Material 30 bis auf den Oberflächenbereich BVa des Implantationsgebiets
BV zu bewirken. Es entstehen entsprechende Hohlräume 40, welche auch
Lunker genannt werden und welche eine fehlerfreie Kontaktierung
des Kontaktgebietes Bk mit dem Implantationsgebiet BV oder gar mit
dem darunter liegenden Dotiergebiet 25 verhindern.
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Die 3 und 4 zeigen
in geschnittener Seitenansicht erfindungsgemäß und in herkömmlicher
Form hergestellte Halbleiterschaltungsanordnungen 10 mit
integrierten DMOS-Trenchtransistoren T.
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In
einem Halbleitermaterialbereich 20 sind lateral voneinander
beabstandet jeweils vertikale DMOS-Trenchtransistoreinrichtungen
T ausgebildet, welche, sofern diese benachbart sind, gemeinsame Source-
und Bodybereiche S bzw. B besitzen und nutzen. Die jeweilige DMOS-Transistorgrundstruktur TG
besteht aus einem Sourcebereich S, einem Drainbereich D sowie einem
Gatebereich G, welcher mittels eines Gateoxids GOX im Halbleitermaterialbereich 20 isoliert
ausgebildet ist. Im Bereich des Bodygebietes B ist durch Implantation
ein sogenanntes Bodyverstärkungsgebiet
BV zur Definition der Avalanchefestigkeit der jeweiligen DMOS-Transistoreinrichtung
T vorgesehen.
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Die
Ausführungsform
der 3 zeigt das Endergebnis der Herstellung einer
DMOS-Transistoranordnung 10, welche erfindungsgemäß durchgeführt wurde.
Das bedeutet, zunächst
wurde unter Verwendung minimaler Kontaktlöcher K in einer Oxidhartmaske
M die Implantation durchgeführt,
und nachfolgend wurde dann nach isotroper Aufweitung der Kontaktlöcher K zu
erweiterten Kontaktlöchern
K' der Oxidhartmaske
M die Metallkontaktierung mit dem leitfähigen Material 30 zur
Ausbildung des Bodykontaktgebietes BK und des Sourcekontaktgebietes SK
durchgeführt.
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Im
Gegensatz dazu ist die herkömmliche Ausführungsform
der 4 ohne isotrope Erweiterung der Kontaktlöcher K zu
erweiterten Kontaktlöchern
K' nach der Implantation
mit der Kontaktierungsschicht 30 ausgebildet worden. Dadurch
haben sich im Oberflächenbereich
BVa der Bodyverstärkungsgebiete
BV Kontaktschwierigkeiten aufgrund des Ausbildens von Hohlräumen 40 oder
von sogenannten Lunkern 40 ergeben. Die Zuverlässigkeit
der Funktion der Ausführungsform
der 4 kann trotz Steigerung der Integrationsdichte
hier nicht gewährleistet
sein.
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Ein
weiterer Vorteil des erfindungsgemäßen Herstellungsverfahrens
ergibt sich daraus, dass zwischen den Ausnehmungen oder Trenches,
welche die jeweiligen Gateelektroden G aufnehmen, lateral alternierend
Bodykontakte Bk und Sourcekontakte Sk ausgebildet und entsprechend
durch Verfüllen
mit der Schicht aus leitfähigem
Material 30 kontaktiert werden können.
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Die 5 zeigt
eine Draufsicht auf die Anordnung der 3, wobei
aber die Schicht des leitfähigen
Materials 30 und somit die Bodykontaktschicht Bk und die
Sourcekontaktschicht Sk fortgelassen sind. Dies wird letztlich durch
die Abfolge von Implantation bei minimal ausgedehntem Kontaktloch
K und nachfolgender nasschemischer Aufweitung des Kontaktlochs mit
anschließender
leitfähiger
Verfüllung 30 erreicht.
Die Implantation definiert zunächst
das Bodyverstärkungsgebiet
BV und entsprechend die mögliche
Kontaktierungsfläche
zur Ausbildung des Bodykontaktgebiets Bk. Das isotrope Rückätzen der
Oxidhartmaske M legt dann einen weiteren Streifen des Sourcegebiets
S an der Oberfläche 20a des
Halbleitermaterialbereichs 20 frei, welcher dann nach Beschichtung
mit dem leitfähigen
Material 30 der Kontaktierung und somit der Ausbildung
des Sourcekontaktbereichs Sk dient. Entsprechend sind der Bodykontaktbereich
Bk und der Sourcekontaktbereich Sk zueinander selbst justiert ausgebildet
und die aktive Kanalweite in Richtung der Länge des Trenches und der Ausnehmung
für die
Gateelektrode G ist maximal ausgebildet.
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Im
Gegensatz dazu müssen
bei der konventionellen Vorgehensweise Sourcekontaktgebiete Sk und
Bodykontaktgebiete Bk in Richtung des Trenches oder der Ausnehmung
für die
Gateelektrode G alternierend ausgebildet sein, wie das in 6 dargestellt
ist, welche in etwa einer Draufsicht auf die Ausführungsform
der 4 entspricht, wobei wiederum die Oxidhartmaske
M und das leitfähige
Material 30 zur Ausbildung des Bodykontakts Bk und Sourcekontakts
Sk fortgelassen sind. Bei dieser Ausführungsform ist die aktive Kanalweite
auf die Ausdehnung des Sourcekontaktbereichs Sk beschränkt, welcher
gegenüber
der Ausführungsform
der 5 verkürzt
ist.
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- 10
- Halbleiterschaltungsanordnung
- 20
- Halbleitermaterialbereich
- 20a
- Oberflächenbereich
- 25
- Dotiergebiet,
Dotierbereich
- 30
- Kontaktmaterial,
leitfähiges
Material, Metallisierung
- B
- Bodybereich,
Bodygebiet
- Bk
- Bodykontaktbereich,
-gebiet
- BV
- Bodyverstärkungsbereich,
Implantationsgebiet, -bereich
- BVa
- Öberflächenbereich
- D
- Drain
- F
- Strukturgröße
- G
- Gate
- GOX
- Gateoxid,
Gateisolationsbereich
- K
- minimales
Kontaktloch
- K'
- lateral
aufgeweitetes Kontaktloch
- M
- Maskenbereich,
Oxidhartmaske
- S
- Sourcebereich,
Sourcegebiet
- Sk
- Sourcekontaktbereich,
-gebiet
- T
- Halbleiterelement,
Transistoreinrichtung, DMOS-Transistoreinrichtung
- TG
- Halbleiterelementegrundstruktur, DMOS-Transistorgrundstruktur