DE10156358B4 - Vorrichtung und Verfahren zum Übertragen von Fehlerinformationen, die beim Testen eines Speicherbausteins für eine nachfolgende Redundanzanalyse erhalten werden, in einen Fehlerspeicher - Google Patents

Vorrichtung und Verfahren zum Übertragen von Fehlerinformationen, die beim Testen eines Speicherbausteins für eine nachfolgende Redundanzanalyse erhalten werden, in einen Fehlerspeicher Download PDF

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Abstract

Vorrichtung zum Übertragen von Fehlerinformationen, die beim Testen eines Speicherbausteins (12) für eine nachfolgende Redundanzanalyse erhalten werden, in einen Fehlerspeicher (16),
wobei der Speicherbaustein (12) reguläre Speicherzellen (18) und redundante Speicherzellen (20) umfasst, wobei jeder Adresse des Speicherbausteins (12) eine erste vorbestimmte Anzahl von regulären Speicherzellen (18) bzw. von redundanten Speicherzellen (20) zugeordnet ist, und wobei die Fehlerinformationen für jede der Adressen des Speicherbausteins (20) anzeigen, ob die der jeweiligen Adresse zugeordneten Speicherzellen (18, 20) ordnungsgemäß oder nicht-ordnungsgemäß funktionieren,
wobei der Fehlerspeicher (16) eine Mehrzahl von Speicherzellen (26, 28) umfasst, wobei die Gesamtzahl der Speicherzellen (26, 28) in dem Fehlerspeicher (16) mindestens so groß ist wie die Gesamtzahl der Speicherzellen (18, 20) in dem zu testenden Speicherbaustein (12), wobei jeder Adresse des Fehlerspeichers eine zweite vorbestimmte Anzahl von Speicherzellen (26, 28) zugeordnet ist, wobei die zweite vorbestimmte Anzahl von Speicherzellen größer ist als die erste vorbestimmte Anzahl von...

Description

  • Die vorliegende Erfindung bezieht sich auf eine Vorrichtung und ein Verfahren zum Übertragen von Fehlerinformationen, die beim Testen eines Speicherelements, im folgenden auch als Speicherbaustein bezeichnet, für eine nachfolgende Redundanzanalyse erhalten werden, in einen Fehlerspeicher.
  • Dynamische Halbleiterspeicher, wie beispielsweise DRAMs (DRAM = Dynamic Random Access Memory = dynamischer Speicher mit wahlfreiem Zugriff), weisen durchwegs neben einer der nominellen Größe des Halbleiterspeichers entsprechenden Anzahl von Speicherzellen in einem regulären Bereich zusätzliche redundante Speicherzellen auf. Nach der Herstellung eines Halbleiterspeichers werden alle Speicherzellen auf ihre Funktionsfähigkeit hin geprüft und defekte Speicherzellen im regulären Bereich werden mittels einer Umadressierung durch funktionsfähige redundante Speicherzellen ersetzt. Die Ersetzung der Speicherzellen erfolgt dabei in der Regel nicht einzeln sondern durch eine Umadressierung vollständiger Zeilen oder Spalten einer Zellmatrix. Die Informationen betreffend die Funktionsfähigkeit der Speicherzellen werden in einem Fehlerspeicher abgelegt.
  • Alle marktüblichen DRAMs haben Nenngrößen, die einer Potenz von 2 entsprechen. Eine Veränderung des Adressraums bei gleicher Speichergröße durch eine Veränderung der Anzahl der Ein/Ausgänge bzw. Datenkanäle (DQs) im selben Verhältnis ist in der Technik üblich. Beispielsweise kann eine Verringerung der Anzahl der Adressbits um 1 durch eine Verdopplung der Anzahl der Datenkanäle (DQs) erreicht werden. Ist jedoch die Bit-Größe eines Zellenfeldes nicht durch eine Potenz von 2 ausdrückbar, dann wird mit einem effektiven Adressraum gearbeitet, der der nächstgrößeren Zweierpotenz entspricht. Dies ist beispielsweise regelmäßig der Fall, wenn ein Speicherbaustein einschließlich seiner redundanten Elemente betrachtet wird. Da die Anzahl der redundanten Speicherzellen in der Regel nur wenige Prozent der Anzahl der regulären Speicherzellen beträgt (z. B. bei einem 32MB-Chip ca. 4 %), bleibt auf diese Weise ein großer Teil des effektiven Adressraums ungenutzt. Dies ist dann von Nachteil, wenn mit marktüblichen Testsystemen die oben beschriebene Prüfung der Funktionsfähigkeit aller Speicherzellen eines Speicherbausteins durchgeführt wird, wobei ein Fehlerspeicher verwendet wird, dessen Größe dem effektiven Adrassraum entspricht. Folglich entsteht ein unnötig hoher Fehlerspeicherbedarf.
  • Als Beispiel sei ein Speicherbaustein mit vier regulären Speicherzellen und zwei redundanten Speicherzellen angenommen, die jeweils über eine Adresse adressiert werden. Insgesamt sind also sechs Adressen erforderlich. Ein im Stand der Technik verwendeter Fehlerspeicher hätte daher eine Größe mit acht Speicherzellen, da acht die zu sechs nächst größere Potenz von zwei ist. Hier werden also zwei Adressen und die zugehörigen Speicherzellen im Fehlerspeicher nicht verwendet. Die Anzahl der nicht verwendeten Adressen steigt drastisch an, wenn man dieses einfache Beispiel auf größere Speicherbausteine überträgt.
  • Die US 6,237,069 B1 beschreibt eine Vorrichtung und ein Verfahren zum Übertragen von Daten zwischen Speichern mit unterschiedlichen Wortbreiten. Bei einem Ausführungsbeispiel liegen ein DSP-Speicher mit einer Wortbreite von 24 Bit und einer Größe von 64 Wörtern und ein DRAM mit einer Wortbreite von 16 Bit und einer Größe von 1M Wörtern vor. Bei der Übertragung von Daten zwischen dem DSP-Speicher und dem DRAM in beiden Richtungen werden drei Arbeitsregister, die je ein Wort mit einer Wortbreite von 16 Bit aufnehmen, verwendet. Dabei erfolgt eine Übertragung von Daten vom DRAM zum DSP- Speicher immer in zwei Schritten, nämlich in einem ersten Schritt vom DRAM zu einem der Arbeitsregister und in einem zweiten Schritt von einem der Arbeitsregister zum DSP-Speicher.
  • Die US-A-5,625,797 beschreibt ein Blockkompilierungssystem, das es einem Benutzer ermöglicht, die gesamte Anzahl von Wörtern und Bits pro Wort in einer Speicherstruktur anzugeben, wobei das System die Verteilung von Speicheradressleitungen auf Zeilen und Spalten bewirkt.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, eine Vorrichtung und ein Verfahren zu schaffen, um die beim Testen der Funktionsfähigkeit eines Speicherbausteins anfallenden Informationen für die Funktionsfähigkeit der regulären Speicherzellen und der redundanten Speicherzellen des Speicherbausteins in einen Fehlerspeicher zu übertragen, so dass der erforderliche effektive Speicherraum in dem Fehlerspeicher reduziert wird und die abgelegten Informationen durch nachgeschaltete Analysevorrichtungen ohne weitere Verarbeitung herangezogen werden können.
  • Diese Aufgabe wird durch eine Vorrichtung nach Anspruch 1 und durch ein Verfahren nach Anspruch 5 gelöst.
  • Die vorliegende Erfindung schafft eine Vorrichtung zum Übertragen von Fehlerinformationen, die beim Testen eines Speicherbausteins für eine nachfolgende Redundanzanalyse erhalten werden, in einen Fehlerspeicher, wobei der Speicherbaustein reguläre Speicherzellen und redundante Speicherzellen umfasst, wobei jeder Adresse des Speicherbausteins eine erste vorbestimmte Anzahl von regulären Speicherzellen bzw. von redundanten Speicherzellen zugeordnet ist, und wobei die Fehlerinformationen für jede der Adressen des Speicherbausteins anzeigen, ob die der jeweiligen Adresse zugeordneten Speicherzellen ordnungsgemäß oder nicht-ordnungsgemäß funktionieren, wobei der Fehlerspeicher eine Mehrzahl von Speicherzel len umfasst, wobei die Gesamtzahl der Speicherzellen in dem Fehlerspeicher mindestens so groß ist wie die Gesamtzahl der Speicherzellen in dem zu testenden Speicherbaustein, wobei jeder Adresse des Fehlerspeichers eine zweite vorbestimmte Anzahl von Speicherzellen zugeordnet ist, wobei die zweite vorbestimmte Anzahl von Speicherzellen größer ist als die erste vorbestimmte Anzahl von Speicherzellen, und wobei an jeder Adresse des Fehlerspeichers die Speicherzellen in eine erste Gruppe von Speicherzellen zum Speichern der Fehlerinformation für die regulären Speicherzellen des zu testenden Speicherbausteins und in eine zweite Gruppe von Speicherzellen zum Speichern der Fehlerinformationen für die redundanten Speicherzellen des zu testenden Speicherbausteins unterteilt sind, und wobei die Vorrichtung folgende Merkmale aufweist:
    einen Eingang zum Empfangen der Fehlerinformationen von dem zu testenden Speicherbaustein;
    eine Einrichtung zum Zuordnen der Fehlerinformationen betreffend die regulären Speicherzellen zu der ersten Gruppe von Speicherzellen in dem Fehlerspeicher und zum Zuordnen der Fehlerinformationen betreffend die redundanten Speicherzellen zu der zweiten Gruppe von Speicherzellen in dem Fehlerspeicher;
    einen Ausgang, der mit dem Fehlerspeicher verbindbar ist, um die Fehlerinformationen betreffend die Speicherzellen des zu testenden Speicherbausteins an den Fehlerspeicher auszugeben;
    eine Puffereinrichtung zum Zwischenspeichern der Fehlerinformationen betreffend die redundanten Speicherzellen; und
    eine Steuereinrichtung die während des Testens der redundanten Speicherzellen des zu testenden Speicherbausteins in einem ersten Betriebsmodus ist, und die nach dem Testen der redundanten Speicherzellen des zu testenden Speicherbausteins und während des Testens der regulären Speicherzellen des zu testenden Speicherbausteins in einem zweiten Betriebsmodus ist,
    wobei die Steuereinrichtung in dem ersten Betriebsmodus den Empfang der Fehlerinformationen für die redundanten Speicherzellen des zu testenden Speicherbausteins und das Speichern der empfangenen Fehlerinformationen in der Puffereinrichtung bewirkt, und
    wobei die Steuereinrichtung in dem zweiten Betriebsmodus den Empfang der Fehlerinformationen für die regulären Speicherzellen des zu testenden Speicherbausteins, das Auslesen von Fehlerinformationen aus der Puffereinrichtung und die gleichzeitige Ausgabe der empfangenen Fehlerinformationen und der ausgelesenen Fehlerinformationen an eine Adresse des Fehlerspeichers bewirkt.
  • Vorzugsweise ist die Vorrichtung derart ausgestaltet, dass der Eingang eine Anzahl von Dateneingängen zum Empfangen der Fehlerinformationen von dem zu testenden Speicherbausteins umfast, wobei die Anzahl der Dateneingangskanäle der ersten vorbestimmten Anzahl von Speicherzellen entspricht, die den Adressen des zu testenden Speicherbausteins zugeordnet sind; dass der Ausgang eine Anzahl von Datenausgangskanälen zum Ausgeben der Fehlerinformationen an den Fehlerspeicher umfasst, wobei die Anzahl von Datenausgangskanälen der zweiten vorbestimmten Anzahl von Speicherzellen entspricht, die den Adressen des Fehlerspeichers zugeordnet sind; und dass die Steuereinrichtung in dem ersten Betriebsmodus für jede Adresse von redundanten Speicherzellen den Empfang der Fehlerinformationen für die redundanten Speicherzellen, die der entsprechenden Adresse zugeordnet sind, über die Dateneingangskanäle und das Speichern der für die Informationen an zugeordneten Speicherzellen der Puffereinrichtung bewirkt; wobei die Steuereinrichtung in dem zweiten Betriebsmodus für jede Adresse von regulären Speicherzellen den Empfang der Fehlerinformationen für die regulären Speicherzellen, die der ent sprechenden Adresse zugeordnet sind, über die Dateneingangskanäle, das Auslesen einer Speicherzelle der Puffereinrichtung und das Ausgeben der empfangenen Fehlerinformationen auf einer ersten Gruppe von Datenausgangskanälen, die der ersten Gruppe von Speicherzellen an einer Adresse in dem Fehlerspeicher zugeordnet sind, sowie das Ausgeben der aus der Puffereinrichtung ausgelesenen Fehlerinformationen auf einer zweiten Gruppe von Datenausgangskanälen, die der zweiten Gruppe von Speicherzellen an der Adresse in dem Fehlerspeicher zugeordnet sind, bewirkt.
  • Die vorliegende Erfindung schafft ferner ein Verfahren zum Übertragen von Fehlerinformationen, die beim Testen eines Speicherbausteins für eine nachfolgende Redundanzanalyse erhalten werden, in einen Fehlerspeicher, wobei der Speicherbaustein reguläre Speicherzellen und redundante Speicherzellen umfasst, wobei jeder Adresse des Speicherbausteins eine erste vorbestimmte Anzahl von regulären Speicherzellen bzw. von redundanten Speicherzellen zugeordnet ist, und wobei die Fehlerinformationen für jede der Adressen des Speicherbausteins anzeigen, ob die der jeweiligen Adresse zugeordneten Speicherzellen ordnungsgemäß oder nicht-ordnungsgemäß funktionieren, wobei der Fehlerspeicher eine Mehrzahl von Speicherzellen umfasst, wobei die Gesamtzahl der Speicherzellen in dem Fehlerspeicher mindestens so groß ist wie die Gesamtzahl der Speicherzellen in dem zu testenden Speicherbaustein, wobei jeder Adresse des Fehlerspeichers eine zweite vorbestimmte Anzahl von Speicherzellen zugeordnet ist, wobei die zweite vorbestimmte Anzahl von Speicherzellen größer ist als die erste vorbestimmte Anzahl von Speicherzellen, und wobei an jeder Adresse des Fehlerspeichers die Speicherzellen in eine erste Gruppe von Speicherzellen zum Speichern der Fehlerinformation für die regulären Speicherzellen des zu testenden Speicherbausteins und in eine zweite Gruppe von Speicherzellen zum Speichern der Fehlerinformationen für die redundanten Speicherzellen des zu testenden Speicherbausteins unterteilt sind, und wobei das Verfahren folgende Schritte umfasst:
    Empfangen der Fehlerinformationen von dem zu testenden Speicherbaustein;
    Zuordnen der Fehlerinformationen betreffend die regulären Speicherzellen zu der ersten Gruppe von Speicherzellen in dem Fehlerspeicher;
    Zuordnen der Fehlerinformationen betreffend die redundanten Speicherzellen zu der zweiten Gruppe von Speicherzellen in dem Fehlerspeicher;
    wobei das Zuordnen der Fehlerinformationen folgende Schritte umfasst:
    während des Testens der redundanten Speicherzellen des zu testenden Speicherbausteins, Empfangen der Fehlerinformationen für die redundanten Speicherzellen des zu testenden Speicherbausteins und Speichern der empfangenen Fehlerinformationen in der Puffereinrichtung, und
    nach dem Testen der redundanten Speicherzellen des zu testenden Speicherbausteins und während des Testens der regulären Speicherzellen des zu testenden Speicherbausteins, Empfangen der Fehlerinformationen für die regulären Speicherzellen des zu testenden Speicherbausteins, Auslesen der Fehlerinformationen aus der Puffereinrichtung, und gleichzeitiges Ausgeben der empfangenen Fehlerinformationen und der ausgelesenen Fehlerinformationen an eine Adresse des Fehlerspeichers.
  • Gemäß einem Aspekt schafft die vorliegende Erfindung ein Speicherbauelement mit einem Speicherbaustein mit ersten Speicherzellen und zweiten Speicherzellen, das eine Vorrichtung gemäß der vorliegenden Erfindung umfasst.
  • Gemäß einem weiteren Aspekt schafft die vorliegende Erfindung eine Speichertestvorrichtung, die eine Vorrichtung gemäß der vorliegenden Erfindung umfasst.
  • Ein durch die Anzahl der Adressen des Speicherbausteins, an denen erste Speicherzellen angeordnet sind, festgelegter erster Adressraum und ein durch die Anzahl der Adressen des externen Speichers, an denen Speicherzellen des externen Speichers angeordnet sind, festgelegter externer Adressraum können gleich sind.
  • Die vorliegende Erfindung nutzt die Tatsache, dass marktübliche Speichertestsysteme in der Regel 9, 18 oder 36 Datenkanäle haben, um auch Speicher mit Paritätsbit zu prüfen. Tatsächlich hat aber ein Großteil der hergestellten DRAMs kein solches Paritätsbit. Der Fehlerspeicher, der bei vielen Testsystemen den Kanälen der Paritätsbits fest zugeordnet ist, wird erfindungsgemäß für den redundanten Bereich von Speicherbausteinen (ohne Paritätsbit), d. h. für das Ablegen von Fehlerinformationen betreffend den redundanten Bereich des Speicherbausteins (ohne Paritätsbit) nutzbar gemacht. Durch eine Zwischenpufferung, insbesondere eine Zwischenpufferung der Fehlerinformationen betreffend den redundanten Bereich des Speicherbausteins, kann diese Verteilung der Daten auf zusätzliche Ausgänge bzw. die für Paritätsbits vorgesehenen Datenkanäle ohne Testzeitzuwachs erfolgen. Der Vorteil der letztendlichen Einspeisung in den regulären Testerspeicher liegt darin, dass dann weitere nachgeschaltete Analysevorrichtungen genutzt werden können, insbesondere ein Redundanzanalysator.
  • Durch die Erfindung wird es möglich, den Adressraum, insbesondere den Adressraum des Fehlerspeichers dicht zu nutzen und anstelle einer Vergrößerung des Adressraums auf die nächste Zweierpotenz den Adressraum unverändert zu belassen, insbesondere den Adressraum entsprechend der Nenngröße des Speicherbausteins zu wählen, ohne die Anzahl der Datenausgänge zu erhöhen.
  • Ein Vorteil der vorliegenden Erfindung besteht somit in einer Reduktion des effektiven Bedarfs an Fehlerspeicher beim Testen eines Speicherbausteins und insbesondere beim Abprüfen redundanter Zellen. Somit gelingt es der Erfindung beispielsweise durch eine Schaltung beim Testen eines Speicherbausteins eine Verkleinerung des Adressraums durch eine Erhöhung der Anzahl der Datenausgänge zu erreichen, ohne in die normale Funktion des DRAMs einzugreifen, wobei die Erhöhung der Anzahl der Datenausgänge nicht im selben Verhältnis erfolgt wie die Verkleinerung des Adressraums. Die erfindungsgemäße Vorrichtung oder Schaltung kann extern realisiert werden, z. B. durch ein ASIC (Application Specific Integrated Circuit), das auf einer Nadelkarte, die beim Testen von Halbleiter-Speicherbausteinen nach ihrer Herstellung auf einem Wafer und noch vor ihrer Vereinzelung zur elektrischen Kontaktierung der Speicherbausteine verwendet wird, montiert wird oder Bestandteil eines Speichertestsystems ist. In diesem Fall sind keinerlei Änderungen am DRAM erforderlich. Alternativ kann eine solche Schaltung im DRAM integriert sein und ihr Einsatz über einen Testmodus gesteuert werden. Auch in diesem Fall ist keine Änderung der Zellenfeldarchitektur nötig.
  • Eine Vorrichtung bzw. Schaltung gemäß der vorliegenden Erfindung hat n Eingänge und m > n, m < 2n Ausgänge und kann in einem Puffer- und einem Ausgabemodus betrieben werden. Im Puffermodus werden die n Eingangsdaten in einem adressierbaren Zwischenspeicher bzw. einer Puffereinrichtung abgelegt. Die Speicherzellen werden abhängig von angelegten Adressbits ausgewählt. Im Ausgabemodus werden die n Eingänge auf die ersten n Ausgänge durchgeschaltet. Der Inhalt des Zwischenspeichers wird parallel über die verbleibenden m – n Ausgänge ausgegeben, wobei das jeweilige Datum abhängig von angelegten Adressen ausgewählt wird. Die Zuordnung zwischen angelegten Adressbits und Zellen des Zwischenspeichers ist programmier bar und kann im Puffermodus und im Ausgabemodus verschieden sein.
  • Weiterbildungen der vorliegenden Erfindung sind in den Unteransprüchen definiert.
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend anhand der beiliegenden Zeichnungen näher erläutert. Es zeigen:
  • 1 eine schematische Darstellung eines Ausführungsbeispieles der vorliegenden Erfindung;
  • 2 eine schematische Darstellung eines weiteren Ausführungsbeispieles der vorliegenden Erfindung; und
  • 3 eine schematische Darstellung eines Abschnitts eines Fehlerspeichers bzw. eines Teils des Adressraums, die eine Zuordnung von Adressen des Fehlerspeichers zu den zweiten Speicherzellen verdeutlicht.
  • 1 ist eine schematische Darstellung eines bevorzugten Ausführungsbeispieles der vorliegenden Erfindung. Die erfindungsgemäße Vorrichtung 10 ist zusammen mit einem Speicherbaustein 12 einem Komparator 14 und einem Fehlerspeicher 16 dargestellt.
  • Der Speicherbaustein 12 umfasst erste Speicherzellen 18 (in 1 weiß dargestellt) und zweite Speicherzellen 20 (in 1 schraffiert dargestellt). Um die Übersichtlichkeit der Darstellung beizubehalten, sind nur einzelne Speicherzellen in 1 mit Bezugszeichen versehen.
  • Die ersten Speicherzellen 18 sind in einem regulären Bereich des Speicherbausteins 12, vorzugsweise matrixförmig, in vier Spalten und acht Zeilen angeordnet. Zur Verdeutlichung der Richtungen ist in 1 schematisch ein Koordinatensystem 22 gezeigt. Die Spalten liegen in y-Richtung nebeneinander und erstrecken sich in die x-Richtung. Die Zeilen liegen in x-Richtung nebeneinander und erstrecken sich in die y-Richtung. Die gerade beschriebene Anordnung bezieht sich auf eine Adressierung mittels einer (2 Bit langen) Spaltenadresse und einer (3 Bit langen) Zeilenadresse, nicht unbedingt auf die räumliche Anordnung der ersten Speicherzellen 18 in dem Speicherbaustein 12 bezieht. Jeder Adresse in dem Speicherbaustein 12, d. h. jeder Kombination aus einer Spaltenadresse und einer Zeilenadresse, sind zwei Speicherzellen zugeordnet (Bitbreite), wobei in jeder Speicherzelle ein Bit gespeichert werden kann. Die Speicherzellen sind an einer Adresse entlang der z-Richtung angeordnet.
  • Die zweiten Speicherzellen 20 sind in einer zusätzlichen Zeile und einer zusätzlichen Spalte, welche an die Matrix der ersten Speicherzellen 18 angrenzen, angeordnet. Auch hier liegen die Spalten in y-Richtung nebeneinander und erstrecken sich in die x-Richtung, und die Zeilen liegen in x-Richtung nebeneinander und erstrecken sich in die y-Richtung. An jeder Adresse sind zwei Speicherzellen entlang der z-Richtung angeordnet.
  • In 1 sind ferner zwei, dem Speicherbaustein 12 zugeordnete Datenleitungen DQ0 und DQ1 gezeigt. Über die Datenleitungen DQ0 und DQ1 werden Daten/Informationen in den Speicherbaustein eingelesen bzw. aus demselben ausgelesen. Die Anzahl der Datenleitungen hängt von der Bittiefe des Speichers ab. Bei dem in 1 gezeigten Ausführungsbeispiel sind jeder Adresse zwei Speicherzellen zugeordnet, so dass über die zwei Datenleitungen DQ0 und DQ1 die Daten/Informationen ein- bzw. ausgelesen werden. Beim Auslesen der Daten/Informationen werden die Daten von den den Adressen zugeordneten Speicherzellen zu den Datenleitungen geleitet, und beim Einlesen der Daten/Informationen werden die Daten von den Datenleitungen an die den Adressen zugeordneten Speicherzellen übertragen.
  • Der Fehlerspeicher 16 umfasst eine Mehrzahl von Speicherzellen 24, wobei wiederum aus Gründen der Übersichtlichkeit der Darstellung nur einige Speicherzellen des externen Speichers 16 in 1 mit Bezugszeichen versehen sind. Die Speicherzellen 24 sind ebenfalls matrixförmig in vier Spalten und acht Zeilen angeordnet. Die Spalten liegen in y-Richtung nebeneinander und erstrecken sich in die x-Richtung. Die Zeilen liegen in x-Richtung nebeneinander und erstrecken sich in die y-Richtung. Anders als bei dem Speicherbaustein 12 sind jeder Adresse des externen Speichers 16, d.h. jeder Kombination aus einer Spaltenadresse und einer Zeilenadresse, drei Speicherzellen zugeordnet (Bitbreite), die sich an einer Adresse entlang der z-Richtung erstrecken.
  • Die Speicherzellen 24 an einer Adresse des externen Speichers sind in eine erste Gruppe 26 von Speicherzellen (in 1 weiß dargestellt) und in eine zweite Gruppe 28 von Speicherzellen (in 1 schraffiert dargestellt) unterteilbar, wobei bei dem in 1 gezeigten Ausführungsbeispiel der ersten Gruppe 26 zwei Speicherzellen zugeordnet sind, und der zweiten Gruppe 28 eine Speicherzelle zugeordnet ist.
  • In 1 sind ferner drei, dem externen Speicher 16 zugeordnete Datenleitungen DQOex, DQ1ex und DQ2ex gezeigt. Über die Datenleitungen DQ0ex, DQ1ex und DQ2ex werden Daten/Informationen in den externen Speicher eingelesen bzw. aus demselben ausgelesen. Die Anzahl der Datenleitungen hängt von der Bittiefe des externen Speichers ab. Bei dem in 1 gezeigten Ausführungsbeispiel sind jeder Adresse drei Speicherzellen zugeordnet, so dass über die drei Datenleitungen DQ0ex, DQ1ex und DQ2ex die Daten/Informationen ein- bzw. ausgelesen werden. Beim Auslesen der Daten/Informationen werden die Daten von den den Adressen zugeordneten Speicherzellen zu den Datenleitungen geleitet, und beim Einlesen der Daten/Informationen werden die Daten von den Datenleitungen an die den Adressen zugeordneten Speicherzellen übertragen.
  • Aufgrund der Aufteilung der Speicherzellen an einer Adresse in dem externen Speicher in die zwei Gruppen 26, 28 sind auch die Datenleitungen entsprechend zugeordnet. Für das in 1 gezeigte Ausführungsbeispiel sei angenommen, dass die Datenleitungen DQ0ex und DQ1ex den Speicherzellen der ersten Gruppe 26 zugeordnet sind, und dass die Datenleitung DQ2ex der Speicherzelle der zweiten Gruppe 28 zugeordnet ist.
  • Der Komparator 14 ist zwischen den Speicherbaustein 12 und die erfindungsgemäße Vorrichtung 10 geschaltet. Der Komparator 14 empfängt über einen ersten Abschnitt 30 der Datenleitung DQ0 und über einen ersten Abschnitt 32 der Datenleitung DQ1 Daten von den den Datenleitungen zugeordneten Speicherzellen des Speicherbausteins. An einem Referenzeingang 34 empfängt der Komparator 14 ein Vergleichssignal. Die von den Datenleitungen DQ0 und DQ1 empfangenen Signale (Daten/Informationen) werden mit dem Vergleichsignal verglichen. Abhängig von dem Ergebnis des Vergleichs werden Ausgangssignale erzeugt, die dieses Ergebnis wiederspiegeln. Der Komparator 14 gibt die Ausgangssignale betreffend die auf Datenleitung DQ0 empfangenen Signale an einen zweiten Abschnitt 36 der Datenleitung DQ0 und die Ausgangssignale betreffend die auf Datenleitung DQ1 empfangenen Signale über einen zweiten Abschnitt 38 der Datenleitung DQ1 aus.
  • Um die Funktionsfähigkeit der ersten und zweiten Speicherzelle 18, 20 des Speicherbausteins 12 zu bestimmen, wird dem Komparator 14 an dessen Referenzeingang 34 ein Signal bereitgestellt, das einem Signal auf einer der Datenleitungen DQ0 oder DQ1 entspricht, wenn die Speicherzellen, von denen dieses Signal stammt, korrekt arbeiten, also der aus den Speicherzellen ausgelesene Wert mit dem zuvor in die Speicherzellen eingelesenen Wert (woraus das Vergleichssignal für den Komparator abgeleitet wird) übereinstimmt. Die Informationen betreffend die Funktionalität der ersten und zweiten Speicherzellen 18, 20 des Speicherbausteins 12 sind z.B. „1", wenn die Speicherzellen nicht ordnungsgemäß funktionieren, oder „0", wenn dieselben funktionsfähig sind.
  • Die erfindungsgemäße Vorrichtung 10 umfasst einen Eingang 40, der mit dem zweiten Abschnitt 36 der Datenleitung DQ0 und dem zweiten Abschnitt 38 der Datenleitung DQ1 verbindbar ist, um die von dem Komparator 14 ausgegebenen Ausgangssignale zu empfangen. Ferner ist eine Einheit 42 vorgesehen, um Informationen betreffend die ersten Speicherzellen 18 und die zweiten Speicherzellen 20 zu den oben erwähnten Gruppen in dem externen Speicher 16 zuzuordnen. Eine Steuereinrichtung 43 ist vorgesehen, um die Operation der erfindungsgemäßen Vorrichtung 10 zu steuern, wie dies nachfolgend noch näher erläutert wird. In der Vorrichtung ist ferner ein Puffer 44 vorgesehen, dessen Funktionalität auch nachfolgend näher erläutert wird. Ein Ausgang 46 ist mit den drei, dem externen Speicher 14 zugeordneten Datenleitungen DQ0ex, DQ1ex und DQ2ex verbindbar, um Daten/Informationen, die von dem Speicherbaustein empfangen wurden entsprechend der nachfolgend beschriebenen Funktionalität der Zuordnungseinheit 42 an die entsprechenden Gruppen von Speicherzellen in dem externen Speicher 16 auszugeben.
  • Die Zuordnungseinheit 42 ist über Datenleitungen 48 mit dem Eingang 40, über Datenleitungen 50 mit dem Ausgang 46, und über Datenleitungen 52 mit dem Puffer 44 verbunden. Die Steuerung 43 ist über Steuerleitungen 53 mit der Zuordnungseinheit 42 verbunden.
  • Nachfolgend wird die Operation der Vorrichtung 10 gemäß einem bevorzugten Ausführungsbeispiel näher erläutert. Die Steuerung 43 bewirkt einen Betrieb der Vorrichtung in einem ersten Modus, dem Puffermodus, und in einem zweiten Modus, dem Ausgabemodus.
  • Im Puffermodus werden Informationen, welche die Vorrichtung 10 über den Eingang 40 empfängt, zu dem Puffer 44 übertragen und dort gespeichert. In diesem Modus werden keine Informationen an den Ausgang 46 angelegt, also auch nicht an den externen Speicher 16 weitergegeben.
  • Im Ausgabemodus werden Informationen, welche die Vorrichtung 10 über den Eingang 40 empfängt, und Informationen, welche in dem Puffer 44 abgelegt sind, an den Ausgang 46 angelegt. Die Zuordnungseinheit 42 bewirkt hierbei, dass die von dem Eingang 40 empfangenen Informationen der ersten Gruppe 26 von Speicherzellen in dem Fehlerspeicher 16 zugeordnet werden, indem die Informationen bei diesem Ausführungsbeispiel auf den der ersten Gruppe zugeordneten Datenleitungen DQ0ex und DQ1ex ausgegeben werden. Die Zuordnungseinheit 42 bewirkt ferner, dass die in dem Puffer 44 gespeicherten Informationen der zweiten Gruppe 28 von Speicherzellen in dem Fehlerspeicher 16 zugeordnet werden, indem die Informationen bei diesem Ausführungsbeispiel auf der der zweiten Gruppe zugeordneten Datenleitung DQ2ex ausgegeben werden.
  • Somit werden durch die erfindungsgemäße Vorrichtung die Informationen betreffend die ersten Speicherzellen in dem externen Speicher in der ersten Gruppe von Speicherzellen abgelegt, und die Informationen betreffend die zweiten Speicherzellen werden in dem externen Speicher in der zweiten Gruppe von Speicherzellen abgelegt.
  • Anhand der 2 und der 3 wird nachfolgend ein weiteres Ausführungsbeispiel der vorliegenden Erfindung beschrieben, bei dem die Vorrichtung Fehlerinformationen für ein bekanntes DRAM erfasst und in einem externen Fehlerspeicher ablegt. Das zu testende DRAM hat acht Datenkanäle und eine Nenngröße von 64 MB. Das DRAM ist in vier Bänke mit je 4096 Zeilenadressen und 512 Spaltenadressen aufgeteilt. Das Hauptzellenfeld bzw. der reguläre Bereich wird über 12 y-Adressbits, 9 x-Adressbits und zwei Bankbits adressiert. Zusätzlich gibt es in jeder Bank 16 Adressen für redundante Zeilen und 16 Adressen für redundante Spalten, d.h. es gibt 2312 kB Redundanz, das sind 3,53 der Nenngröße des DRAM.
  • 2 zeigt eine schematische Darstellung der erfindungsgemäßen Vorrichtung 10, einer Bank 12 (Speicherbaustein) des DRAMs und des Fehlerspeichers 16. Der Speicherbaustein 12 umfasst ein Hauptzellenfeld 54 (reguläre Speicherzellen) und ein redundantes Zellenfeld 56, das bei dem beschriebenen Ausführungsbeispiel 16 redundante Spalten und 16 redundante Zeilen umfasst. Der Speicherbaustein 12 ist über acht Datenkanäle DQ0 bis DQ7 mit der Vorrichtung 10 verbunden. Der Fehlerspeicher 16 ist über neun Datenkanäle DQ0ex bis DQ8ex mit der Vorrichtung 10 verbunden: Der Komparator ist in 2 nicht gezeigt.
  • Für die redundanten Zeilen und Spalten des Speicherbausteins 12 stellt die nachfolgende Tabelle das Adressierungsschema dar. Neben den 12 Zeilenbits A0 bis A11, welche zur Adressierung der 4096 Zeilen ausreichend wären, existiert ein zusätzliches Adressbit AX, dessen Wert 0 ist, wenn reguläre Zeilen angesprochen werden, und dessen Wert 1 ist, wenn redundante Zeilen angesprochen werden. Die Tabelle enthält zeilenweise, für jede der 16 redundanten Zeilen RL0 bis RL15 den zugehörigen Zustand aller Adressbits A0 bis AX.
  • Figure 00160001
  • Figure 00170001
  • Das Adressierungsschema für die redundanten Spalten sieht entsprechend aus, wobei die Adressbits A9 bis A11 entfallen, da die 512 regulären Spalten durch 9 Adressbits A0 bis A8 adressiert werden.
  • Das zusätzliche Adressbit AX ermöglicht einerseits den Zugriff auf redundante Zeilen bzw. Spalten und steuert andererseits gleichzeitig den Modus der erfindungsgemäßen Vorrichtung 10. Die Steuerung der Schaltung empfängt das zusätzliche Adressbit AX und steuert abhängig von dessen Wert den Betriebsmodus der Schaltung. Wenn AX gleich 1 gilt, befindet sich die Schaltung im Puffermodus, wenn AX gleich 0 gilt, befindet sich die Schaltung im Ausgabemodus.
  • Es sei angenommen, dass Komparator jede funktionsfähige Speicherzelle eine „0", für jede nicht funktionsfähige Speicherzelle eine "1" ausgibt. Der Test des DRAM erfolgt bankweise, d.h., alle Prüfmuster werden bankweise nacheinander angewendet, um den erforderlichen Zwischenspeicher (Puffer) klein zu halten. Innerhalb jeder Bank 12 wird der Test in dem redundanten Bereich 56 begonnen.
  • Da beim Testen von Speicherzellen in einer redundanten Zeile und/oder einer redundanten Spalte mindestens entweder in der Zeilenadresse oder der Spaltenadresse AX = 1 gilt, befindet sich die Schaltung im Puffermodus. Die Ergebnisse für jede einzelne Zelle werden in dem Puffer der Vorrichtung 10 abgelegt, wobei eine feste Eins-zu-eins-Zuordnung zwischen den Zellen des redundanten Bereichs 56 des Speicherbausteins 12 und den Speicherzellen des Puffers gilt. Der Puffer muss in diesem Fall eine Größe von 578 kB haben.
  • Nach dem Testen des redundanten Bereichs 56 des Speicherbausteins 12 wird das Hauptzellenfeld 54 des Speicherbausteins 12 getestet. Dabei gilt sowohl für die Spaltenadresse als auch für die Zeilenadresse AX = 0, was ferner bedeutet, dass die Vorrichtung 10 im Ausgabemodus arbeitet. Im Ausgabemodus sind die acht Datenkanäle DQ0 bis DQ7 über die Vorrichtung 10 direkt mit den ersten acht Datenkanälen DQ0ex bis DQ7ex verbunden, die der ersten Gruppe 26 von Speicherzellen des Fehlerspeichers 16 zugeordnet sind. Der neunte Datenkanal DQ8ex, der der zweiten Gruppe 28 von Speicherzellen des Fehlerspeichers 16 zugeordnet ist, ist mit dem Puffer verbunden. Immer wenn Ergebnisse eines Tests von acht Speicherzellen, die einer Adresse des regulären Bereiches 54 des Speicherbausteins 12 zugeordnet sind, an die acht Datenkanäle DQ0ex bis DQ7ex übertragen werden, werden in dem Puffer abgelegte Ergebnisse eines Tests betreffend Speicherzellen aus dem redundanten Bereich 56 des Speicherbausteins 12 über den neunten Datenkanal DQ8ex bitweise übertragen.
  • Welche Speicherzelle des Puffers bei einer bestimmten anliegenden Adresse des regulären Bereichs 54 ausgelesen wird, und damit auch welche Speicherzelle die Fehlerinformationen betreffen, die bei der bestimmten Adresse in der dem neunten Kanal DQ8ex zugeordneten Speicherzelle des Fehlerspeichers 16 abgelegt werden, wird so gesteuert bzw. programmiert, dass die Informationen aus dem Puffer in dem Fehlerspeicher 16 in einer Form abgelegt werden, in der sie für eine nachfolgende Redundanzanalyse leicht auslesbar sind und den ursprünglichen Adressen des redundanten Bereichs 56 des Speicherbausteins 12 leicht zugeordnet werden können.
  • 3 ist ein Beispiel einer Zuordnung zwischen Speicherzellen im redundanten Bereich 56 des Speicherbausteins 12 und Speicherzellen des neunten Datenkanals des Fehlerspeichers, wobei die Anzahl der Zeilen- und Spaltenadressen 4096 bzw. 512 ist, und wobei nur die dem neunten Datenkanal DQ8ex zugeordneten Speicherzellen des Fehlerspeichers dargestellt sind.
  • In 3 sind Zeilen waagrecht und Spalten senkrecht angeordnet, wobei die Zeile 0 am unteren Rand und die Zeile 4095 am oberen Rand, die Spalte 0 am linken Rand und die Spalte 511 am rechten Rand angeordnet sind. Jede Unterteilung in horizontaler Richtung umfasst 128 Zeilenadressen, und jede Unterteilung in vertikaler Richtung umfasst 32 Spaltenadressen, in denen jeweils Informationen betreffend zweite Speicherzellen 20 der 16 redundanten Zeilen bzw. der sechzehn redundanten Spalten abgelegt werden.
  • Die in 3 dargestellte Zuordnung der Informationen betreffend die Speicherzellen des redundanten Bereiches des Speicherbausteins 12 zu Speicherzellen des Fehlerspeichers 16 kann durch die folgenden Gleichungen beschrieben werden, in denen XP und YP die Adressen sind, unter denen die Daten im Puffer abgelegt sind (entspricht den Adressen des DRAMs, wenn AX für Zeilen als dreizehntes Bit bzw. X12 und für Spalten als zehntes Bit bzw. Y9 eingeordnet wird) und X und Y die Adressen des Fehlerspeichers sind, welche auch die Vorrichtung 10 über einen nicht dargestellten Adresseingang empfängt. DP bezeichnet die ursprüngliche Zuordnung der Datenkanäle.
  • Figure 00190001
  • Die Notation ist zu verstehen, dass „&" eine bitweise logische UND-Verknüpfung, „|" eine bitweise logische Oder-Verknüpfung, „<<n" eine Verschiebung um n Bits nach links bedeuten und Zahlen, denen ein „0x" vorangestellt ist, hexadezimal zu interpretieren sind. Bezeichnungen von Zeilen- oder Spaltenadressen (X, Y, XP, YP) ohne nachgestellte Zahlen beziehen sich auf alle Bits der Zeilen- bzw. Spaltenadresse, mit einer nachgestellten Zahl wird ein einzelnes Bit ausgewählt (z. B. X11), Zahlen mit Bindestrich (DP0-2) bedeuten mehrere entsprechend ausgewählte Bits.
  • Die Anordnung der Informationen betreffend die Speicherzellen aus dem redundanten Bereich des Speicherbausteins 12 in den Speicherzellen des neunten Datenkanals des Fehlerspeichers 16 erfolgt auf diese Weise so, dass eine Nutzung einer Redundanzanalysevorrichtung des Speichertestsystems, dessen Teil der Fehlerspeicher ist, möglich ist.
  • In dem oben beschriebenen Puffermodus der erfindungsgemäßen Vorrichtung 10 erfolgt keine Ausgabe von Informationen an den Fehlerspeicher 16.
  • Die Vorrichtung 10 kann beispielsweise Bestandteil einer Nadelkarte sein, die beim Testen von Halbleiter-Speicherbausteinen nach ihrer Herstellung auf einem Wafer und noch vor ihrer Vereinzelung zur elektrischen Kontaktierung der Speicherbausteine verwendet wird. Die erfindungsgemäße Vorrichtung 10 kann jedoch auch Bestandteil eines Speichertestsystems sein oder auf einem Halbleiterchip mit dem Speicherbaustein 12 integriert sein.
  • Da eine Fehlerinformation betreffend eine Speicherzelle in der Regel nur ein Bit umfasst (funktionsfähig oder nicht funktionsfähig) muss die Gesamtzahl der Speicherzellen des Fehlerspeichers 16 mindestens so groß sein, wie die Gesamtanzahl der Speicherzellen des zu testenden Speicherbausteins 12, sofern jede Speicherzelle des Fehlerspeichers 16 ein Bit speichern kann.
  • In den Ausführungsbeispielen war die Anzahl der jeder Adresse zugeordneten Speicherzellen für den Fehlerspeicher 16 jeweils um Eins höher als für den Speicherbaustein 12. Abweichend da von ist jedoch auch ein größerer Unterschied möglich, herkömmliche Speichertestsysteme weisen beispielsweise oft 9, 18 oder 36 Datenkanäle auf, da sie zum Testen von Speicherbausteinen mit 1, 2 oder 4 Byte pro Speicheradresse und einem Paritätsbit pro Byte vorgesehen sind. Allgemein wird dann die Anzahl der Speicherzellen an jeder Adresse des Fehlerspeichers in eine erste Gruppe von Speicherzellen und eine zweite Gruppe von Speicherzellen unterteilt, wobei vorzugsweise die Anzahl der Speicherzellen in der erste Gruppe von Speicherzellen an jeder Adresse des Fehlerspeichers gleich der Anzahl von Speicherzellen an jeder Adresse des zu testenden Speicherbausteins ist. In diesem Fall können die Speicherzellen des Speicherbausteins in erste Speicherzellen und zweite Speicherzellen unterteilt werden, wobei ein Adressraum der ersten Speicherzellen genau so groß ist, wie der Adressraum des Fehlerspeichers, so dass jeweils Informationen betreffend die ersten Speicherzellen an einer Adresse des Speicherbausteins in der ersten Gruppe von Speicherzellen an der gleichen Adresse im Fehlerspeicher abgelegt werden können und Informationen betreffend die zweiten Speicherzellen des Speicherbausteins nach einem Schema, wie es beispielhaft anhand der 3 dargestellt wurde, in der zweiten Gruppe von Speicherzellen des Fehlerspeichers abgelegt werden können.
  • Die Informationen betreffend die ersten und zweiten Speicherzellen können dabei nicht nur Fehlerinformationen umfassen, sondern beispielsweise auch in den ersten und zweiten Speicherzellen gespeicherte Informationen, wobei der Fehlerspeicher allgemeiner als externer Speicher bezeichnet wird.
  • Allgemein können Vorrichtung und Verfahren gemäß der vorliegenden Erfindung zum Übertragen bzw. Zuordnen beliebiger Informationen von einem ersten Adressraum, in dem jeder Adresse eine erste Anzahl von Speicherzellen zugeordnet ist, in einen anderen, kleineren Adressraum, in dem jeder Adresse eine zweite Anzahl von Speicherzellen zugeordnet ist, verwendet werden, wenn die zweite Anzahl größer als die erste Anzahl ist.
  • Die Verwendung der anhand des Ausführungsbeispieles aus 1 beschriebenen Puffereinrichtung 44 weist dabei den Vorteil auf, dass jede Adresse des Speicherbausteins 12 und jede Adresse des Fehlerspeichers bzw. des externen Speichers 16 nur einmal angesteuert werden müssen, und somit das Ablegen von Informationen betreffend Speicherzellen des Speicherbausteins 12 in dem externen Speicher 16 in der kürzest möglichen Zeit erfolgen kann. Alternativ kann auf die Puffereinrichtung 44 verzichtet werden, wenn in dem externen Speicher 16 die Speicherzellen der ersten Gruppe und der zweiten Gruppe an einer Adresse jeweils getrennt beschrieben werden können. In diesem Fall können die Informationen betreffend die ersten Speicherzellen 18 und die zweiten Speicherzellen 20 des Speicherbausteins 12 nacheinander statt gleichzeitig in die erste Gruppe und die zweite Gruppe von Speicherzellen an jeder Adresse des externen Speichers 16 eingelesen werden. Da in diesem Fall jedoch auf eine Mehrzahl von Adressen des externen Speichers 16 mehrfach zugegriffen wird, kann damit ein erhöhter Zeitbedarf einhergehen.

Claims (5)

  1. Vorrichtung zum Übertragen von Fehlerinformationen, die beim Testen eines Speicherbausteins (12) für eine nachfolgende Redundanzanalyse erhalten werden, in einen Fehlerspeicher (16), wobei der Speicherbaustein (12) reguläre Speicherzellen (18) und redundante Speicherzellen (20) umfasst, wobei jeder Adresse des Speicherbausteins (12) eine erste vorbestimmte Anzahl von regulären Speicherzellen (18) bzw. von redundanten Speicherzellen (20) zugeordnet ist, und wobei die Fehlerinformationen für jede der Adressen des Speicherbausteins (20) anzeigen, ob die der jeweiligen Adresse zugeordneten Speicherzellen (18, 20) ordnungsgemäß oder nicht-ordnungsgemäß funktionieren, wobei der Fehlerspeicher (16) eine Mehrzahl von Speicherzellen (26, 28) umfasst, wobei die Gesamtzahl der Speicherzellen (26, 28) in dem Fehlerspeicher (16) mindestens so groß ist wie die Gesamtzahl der Speicherzellen (18, 20) in dem zu testenden Speicherbaustein (12), wobei jeder Adresse des Fehlerspeichers eine zweite vorbestimmte Anzahl von Speicherzellen (26, 28) zugeordnet ist, wobei die zweite vorbestimmte Anzahl von Speicherzellen größer ist als die erste vorbestimmte Anzahl von Speicherzellen, und wobei an jeder Adresse des Fehlerspeichers (16) die Speicherzellen in eine erste Gruppe (26) von Speicherzellen zum Speichern der Fehlerinformation für die regulären Speicherzellen (18) des zu testenden Speicherbausteins (12) und in eine zweite Gruppe (28) von Speicherzellen zum Speichern der Fehlerinformationen für die redundanten Speicherzellen (20) des zu testenden Speicherbausteins (12) unterteilt sind, wobei die Vorrichtung folgende Merkmale aufweist: einen Eingang (40) zum Empfangen der Fehlerinformationen von dem zu testenden Speicherbaustein (42); eine Einrichtung (42) zum Zuordnen der Fehlerinformationen betreffend die regulären Speicherzellen (18) zu der ersten Gruppe (26) von Speicherzellen in dem Fehlerspeicher (16) und zum Zuordnen der Fehlerinformationen betreffend die redundanten Speicherzellen (20) zu der zweiten Gruppe (28) von Speicherzellen in dem Fehlerspeicher (16); einen Ausgang (46), der mit dem Fehlerspeicher (16) verbindbar ist, um die Fehlerinformationen betreffend die Speicherzellen (18, 20) des zu testenden Speicherbausteins (12) an den Fehlerspeicher (16) auszugeben; eine Puffereinrichtung (44) zum Zwischenspeichern der Fehlerinformationen betreffend die redundanten Speicherzellen (29); und eine Steuereinrichtung (43) die während des Testens der redundanten Speicherzellen (20) des zu testenden Speicherbausteins (12) in einem ersten Betriebsmodus ist, und die nach dem Testen der redundanten Speicherzellen (20) des zu testenden Speicherbausteins (12) und während des Testens der regulären Speicherzellen (18) des zu testenden Speicherbausteins (12) in einem zweiten Betriebsmodus ist, wobei die Steuereinrichtung (43) in dem ersten Betriebsmodus den Empfang der Fehlerinformationen für die redundanten Speicherzellen (20) des zu testenden Speicherbausteins (12) und das Speichern der empfangenen Fehlerinformationen in der Puffereinrichtung (44) bewirkt, und wobei die Steuereinrichtung (43) in dem zweiten Betriebsmodus den Empfang der Fehlerinformationen für die regulären Speicherzellen (18) des zu testenden Speicherbausteins (12), das Auslesen von Fehlerinformationen aus der Puffereinrichtung (44) und die gleichzeitige Ausgabe der empfangenen Fehlerinformationen und der ausgelesenen Fehlerinformationen an eine Adresse des Fehlerspeichers (16) bewirkt.
  2. Vorrichtung nach Anspruch 1, bei der der Eingang (40) eine Anzahl von Dateneingängen (DQ0, DQ1; DQ0 – DQ7) zum Empfangen der Fehlerinformationen von dem zu testenden Speicherbausteins (12) umfasst, wobei die Anzahl der Dateneingangskanäle (DQ0, DQ1; DQ0 – DQ7) der ersten vorbestimmten Anzahl von Speicherzellen (18, 20) entspricht, die den Adressen des zu testenden Speicherbausteins (12) zugeordnet sind; der Ausgang (46) eine Anzahl von Datenausgangskanälen (DQ0x – DQ2x; DQ0x – DQ8x) zum Ausgeben der Fehlerinformationen an den Fehlerspeicher (16) umfasst, wobei die Anzahl von Datenausgangskanälen (DQ0x – DQ2ex; DQ0ex – DQ8ex) der zweiten vorbestimmten Anzahl von Speicherzellen (26, 28) entspricht, die den Adressen des Fehlerspeichers (16) zugeordnet sind; die Steuereinrichtung (43) in dem ersten Betriebsmodus für jede Adresse von redundanten Speicherzellen (20) den Empfang der Fehlerinformationen für die redundanten Speicherzellen (20), die der entsprechenden Adresse zugeordnet sind, über die Dateneingangskanäle (DQ0, DQ1; DQ0 – DQ7) und das Speichern der für die Informationen an zugeordneten Speicherzellen der Puffereinrichtung (44) bewirkt; und die Steuereinrichtung (43) in dem zweiten Betriebsmodus für jede Adresse von regulären Speicherzellen (18) den Empfang der Fehlerinformationen für die regulären Speicherzellen (18), die der entsprechenden Adresse zugeordnet sind, über die Dateneingangskanäle (DQ0, DQ1; DQ0 – DQ7), das Auslesen einer Speicherzelle der Puffereinrichtung (44) und das Ausgeben der empfangenen Fehlerinformationen auf einer ersten Gruppe von Datenausgangskanälen (DQ0ex, DQ1ex; DQ0ex – DQ7ex) die der ersten Gruppe von Speicherzellen (26) an einer Adresse in dem Fehlerspeicher (16) zugeordnet sind, sowie das Ausgeben der aus der Puffereinrichtung (44) ausgelesenen Fehlerinformationen auf einer zweiten Gruppe von Datenausgangskanälen (DQ2ex, DQ7ex), die der zweiten Gruppe von Speicherzellen (26) an der Adresse in dem Fehlerspeicher (16) zugeordnet sind, bewirkt.
  3. Speicherbauelement mit einem Speicherbaustein (12) mit regulären Speicherzellen (18) und redundanten Speicherzellen (20) und einer Vorrichtung nach Anspruch 1 oder 2.
  4. Speichertestvorrichtung mit einer Vorrichtung nach Anspruch 1 oder 2.
  5. Verfahren zum Übertragen von Fehlerinformationen, die beim Testen eines Speicherbausteins (12) für eine nachfolgende Redundanzanalyse erhalten werden, in einen Fehlerspeicher (16), wobei der Speicherbaustein (12) reguläre Speicherzellen (18) und redundante Speicherzellen (20) umfasst, wobei jeder Adresse des Speicherbausteins (12) eine erste vorbestimmte Anzahl von regulären Speicherzellen (18) bzw. von redundanten Speicherzellen (20) zugeordnet ist, und wobei die Fehlerinformationen für jede der Adressen des Speicherbausteins (20) anzeigen, ob die der jeweiligen Adresse zugeordneten Speicherzellen (18, 20) ordnungsgemäß oder nicht-ordnungsgemäß funktionieren, wobei der Fehlerspeicher (16) eine Mehrzahl von Speicherzellen (26, 28) umfasst, wobei die Gesamtzahl der Speicherzellen (26, 28) in dem Fehlerspeicher (16) mindestens so groß ist wie die Gesamtzahl der Speicherzellen (18, 20) in dem zu testenden Speicherbaustein (12), wobei jeder Adresse des Fehlerspeichers eine zweite vorbestimmte Anzahl von Speicherzellen (26, 28) zugeordnet ist, wobei die zweite vorbestimmte Anzahl von Speicherzellen größer ist als die erste vorbestimmte An zahl von Speicherzellen, und wobei an jeder Adresse des Fehlerspeichers (16) die Speicherzellen in eine erste Gruppe (26) von Speicherzellen zum Speichern der Fehlerinformation für die regulären Speicherzellen (18) des zu testenden Speicherbausteins (12) und in eine zweite Gruppe (28) von Speicherzellen zum Speichern der Fehlerinformationen für die redundanten Speicherzellen (20) des zu testenden Speicherbausteins (12) unterteilt sind, wobei das Verfahren folgende Schritte umfasst: Empfangen der Fehlerinformationen von dem zu testenden Speicherbaustein (42); Zuordnen der Fehlerinformationen betreffend die regulären Speicherzellen (18) zu der ersten Gruppe (26) von Speicherzellen in dem Fehlerspeicher (16); Zuordnen der Fehlerinformationen betreffend die redundanten Speicherzellen zu der zweiten Gruppe (28) von Speicherzellen in dem Fehlerspeicher (16); wobei das Zuordnen der Fehlerinformationen folgende Schritte umfasst: während des Testens der redundanten Speicherzellen (20) des zu testenden Speicherbausteins (12), Empfangen der Fehlerinformationen für die redundanten Speicherzellen (20) des zu testenden Speicherbausteins (12) und Speichern der empfangenen Fehlerinformationen in der Puffereinrichtung (44), und nach dem Testen der redundanten Speicherzellen (20) des zu testenden Speicherbausteins (12) und während des Testens der regulären Speicherzellen (18) des zu testenden Speicherbausteins (12), Empfangen der Fehlerinformationen für die regulären Speicherzellen (18) des zu testenden Speicherbausteins (12), Auslesen der Fehlerinformationen aus der Puffereinrich tung (44), und gleichzeitiges Ausgeben der empfangenen Fehlerinformationen und der ausgelesenen Fehlerinformationen an eine Adresse des Fehlerspeichers (16).
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625797A (en) * 1990-08-10 1997-04-29 Vlsi Technology, Inc. Automatic optimization of a compiled memory structure based on user selected criteria
US6237069B1 (en) * 1998-12-29 2001-05-22 Oak Technology, Inc. Apparatus and method for transferring data between memories having different word widths

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0157924B1 (ko) * 1995-12-23 1998-12-15 문정환 데이타 전송 시스템 및 그 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625797A (en) * 1990-08-10 1997-04-29 Vlsi Technology, Inc. Automatic optimization of a compiled memory structure based on user selected criteria
US6237069B1 (en) * 1998-12-29 2001-05-22 Oak Technology, Inc. Apparatus and method for transferring data between memories having different word widths

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