DE10155059A1

DE10155059A1 - Verfahren und Einrichtung zur beschleunigten Akquisition von kanalkodierten Steuerdaten, insbesondere des SIGNAL-Felds beim Standard IEEE 802.11a

Info

Publication number: DE10155059A1
Application number: DE2001155059
Authority: DE
Inventors: Stefano Marsili
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-11-09
Filing date: 2001-11-09
Publication date: 2003-05-22
Also published as: WO2003041333A1

Abstract

Bei einem Verfahren zur beschleunigten Akquisition von Steuerinformation, die in einem Steuerdatenfeld eines Datensignals enthalten ist und für die Detektion eines dem Steuerdatenfeld folgenden Nutzdatenfelds des Datensignals benötigt wird, führt der Empfänger eine Kanaldekodierung nach dem Viterbi-Algorithmus durch. Dabei wird für die Kanaldekodierung der Steuerdaten eine Steuerdaten-Entscheidungsverzögerung eingestellt, die kürzer als die für die Kanaldekodierung der Nutzdaten benötigte Pfadvereinigungslänge ist.

Description

Die Erfindung betrifft ein Verfahren und eine Einrichtung zur beschleunigten Akquisition von Steuerinformation, die in einem Steuerdatenfeld eines Datensignals enthalten ist und in einem Empfänger für die Detektion eines dem Steuerdatenfeld folgenden Nutzdatenfelds des Datensignals benötigt wird.

Bei drahtlosen Kommunikationssystemen wird das auszusendende Signal zur Anpassung an die Funkschnittstelle senderseitig einer Kanalkodierung unterzogen. Bei der Kanalkodierung wird den zu übertragenden Daten Redundanz hinzugefügt, um die Übertragungssicherheit zu erhöhen. Im Empfänger muss diese Redundanz dann wieder entfernt werden, um die ursprünglichen Daten zu rekonstruieren. Dieser Vorgang wird als Kanaldekodierung bezeichnet und in vielen Fällen im Empfänger mittels eines Viterbi-Kanaldekodierers durchgeführt.

Viterbi-Kanaldekodierer weisen systembedingt eine gewisse Entscheidungsverzögerung auf. Ursache hierfür ist die sogenannte Trace-Back-Operation, welche in einem Viterbi-Kanaldekodierer zur Ermittlung der ursprünglichen Daten vorgenommen wird. Die Entscheidungsverzögerung ist in vielen Fällen nicht störend, weil sie lediglich einen Zeitversatz (sog. Latenzzeit) zwischen empfangenen und kanaldekodierten Datenbits bewirkt.

Die Entscheidungsverzögerung führt jedoch dann zu Schwierigkeiten, wenn in einem System mit einer festen Zeitspanne zwischen Empfangs- und Sendephasen (z. B. einem TDD-(Time Division Duplex-)basierten Übertragungssystem) die Verarbeitung von Nutzdaten im Signalweg vor dem Kanaldekodierer in Abhängigkeit von Steuerinformation zu erfolgen hat, welche erst nach der Kanaldekodierung entsprechender Steuerdaten zur Verfügung steht. Obgleich die Steuerdaten vor den Nutzdaten im Empfänger eintreffen, können die Nutzdaten im Empfänger solange nicht weiterverarbeitet werden, bis die Steuerdateninformation kanaldekodiert und interpretiert ist. Dies macht eine Zwischenspeicherung der Nutzdaten erforderlich und erhöht die Latenzzeit des Systems. Letzteres ist von besonders großem Nachteil, da die für die Basisbandverarbeitung (FFT (Fast Fourier Transformation), Entzerrung, usw.) der Nutzdaten zur Verfügung stehende Zeit aufgrund der festen Zeitspanne zwischen den Empfangs- und Sendephasen durch eine Erhöhung der Latenzzeit reduziert wird.

Die beschriebene Situation tritt beispielsweise beim Standard "IEEE 802.11a-Part 11: Wireless LAN (WLAN) Medium Access Control (MAC) and Physical Layer (PHY) specifications: Highspeed Physical Layer in the 5 GHz Band" auf. IEEE 802.11a sieht zwischen dem Ende eines RX-Vorgangs (Empfangsphase) und dem Anfang des darauffolgenden TX-Vorgangs (Sendephase) ein Zeitintervall von 16 µs vor. Innerhalb dieses mit SIFS (Short Inter-Frame Space) bezeichneten Zeitintervalls muss zunächst die Latenzzeit abgewartet werden, dann kann die Basisbandverarbeitung der erhaltenen Daten durchgeführt werden, und diese muss etwa 4 µs vor Ende des Zeitintervalls abgeschlossen sein, damit noch ausreichend Zeit für eine Protokoll-Prozessierung (< 2 µs) und die Vorbereitung auf den Sendevorgang (< 2 µs) innerhalb der Zeitspanne SIFS vorhanden ist.

IEEE 802.11a ermöglicht Datenraten bis zu 54 Mbit/s für kurzreichweitige (maximal einige 100 m) drahtlose Kommunikation im Bereich von 5 GHz. Dieser Standard sowie ein weitgehend identischer europäischer Standard (Hiperlan2) und japanischer Standard (HISWAN) bieten ein hohes Potential insbesondere für eine Kommunikations-Infrastruktur in großen Gebäuden oder Hallen. Angaben zum IEEE 802.11a-Standard können im Internet unter http: / /grouper.ieee.org/groups/802/11 bezogen werden. Ein Überblick über den Standard, insbesondere hinsichtlich der Vorschriften für die Modulation/Demodulation und Kodierung/Dekodierung finden sich in dem Buch "IEEE 802.11 Handbook: A Designer's Companion", Bob O'Hara, Al Petrick, veröffentlicht durch Standards Information Network, IEEE Press, New York, 1999, ISBN 0-7381-1855-9.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Einrichtung zur Akquisition von kanalkodierten Steuerdaten anzugeben, welche eine verzögerungsarme Detektion von Nutzdaten ermöglicht. Es soll insbesondere eine geringe Latenzzeit zwischen dem Erhalt und dem Verarbeitungsbeginn der Nutzdaten im Empfänger erreicht und damit eine Verringerung der Speicherkapazität im Empfänger ermöglicht werden.

Die der Erfindung zugrundeliegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst.

Betrachtet wird ein Datensignal, das im Sender mit einer im Empfänger bekannten Rückgrifftiefe K kanalkodiert wird. Dabei befindet sich der Kanalkodierer zu Beginn der Kanalkodierung des Steuerdatenfelds in einem bestimmten vorgeschriebenen Zustand. Ferner sind die letzten wenigstens K-1 Bits des Steuerdatenfelds so vorgeschrieben, dass der Kanalkodierer nach der Kanalkodierung des Steuerdatenfelds wieder in diesem bestimmten Zustand vorliegt. Diese Voraussetzungen sind beispielsweise im IEEE 802.11a-Standard erfüllt, wobei K = 7 vorgeschrieben ist.

Erfindungsgemäß wird die Kanaldekodierung im Empfänger nach dem Viterbi-Algorithmus durchgeführt, wobei zur Kanaldekodierung der kodierten Bits des Steuerdatenfelds die folgenden Maßnahmen ergriffen werden: es wird eine Steuerdaten-Entscheidungsverzögerung eingestellt, die kürzer als die benötigte Pfadvereinigungslänge ist, und es werden die kanaldekodierten Bits des Steuerdatenfelds aus den abgespeicherten Bits des zum vorgeschriebenen Zustand hinführenden Pfads bestimmt.

Die erste Maßnahme bewirkt eine Verkürzung der Entscheidungsverzögerung im Vergleich zur Entscheidungsverzögerungszeit, die bei der Nutzdaten-Kanaldekodierung benötigt wird, denn letztere muss stets länger als die Pfadvereinigungslänge gewählt sein. Die zweite Maßnahme garantiert, dass trotz der verkürzten Steuerdaten-Entscheidungsverzögerung eine korrekte Kanaldekodierung der Steuerdatenbits durchgeführt wird.

Nach einer besonders bevorzugten Ausgestaltung der Erfindung ist das Datensignal gemäß dem IEEE 802.11a-Standard gebildet, und das Steuerdatenfeld ist das 24 Bit umfassende SIGNAL-Feld dieses Standards. Da, wie im folgenden noch näher erläutert, in dem SIGNAL-Feld unter anderem der für die Nutzdaten verwendete Modulationstyp angegeben ist, kann die Demodulation der Nutzdaten sofort nach der (beschleunigten) Interpretation der Steuerdaten durchgeführt werden. Dadurch kann die Datenkapazität eines Nutzdaten-Pufferspeichers im Signalweg vor dem Demodulator deutlich reduziert bzw. völlig vermieden werden. Noch wichtiger ist in der Praxis die Tatsache, dass die Latenzzeit am Ende eines Bursts gering bleibt, und somit mehr Zeit für die Basisbandverarbeitung der Daten innerhalb der Zeitspanne SIFS = 16 µs zur Verfügung steht. Die gewonnene Zeit kann in vielfältig Weise (z. B. leistungsstärkere Fehlerkorrektur) zur Erzielung eines verbesserten Ergebnisses bei der Datendetektion genutzt werden.

Eine minimale Steuerdaten-Entscheidungsverzögerung wird erreicht, wenn diese gleich der Anzahl der Bits des Steuerdatenfelds abzüglich der letzten K-1 Bits eingestellt wird. In diesem Fall wird das erste kanaldekodierte Bit des Steuerdatenfelds bestimmt, wenn der Kanaldekodierer das letzte kanalkodierte Bit des Steuerdatenfelds empfangen hat. Da bei dem IEEE 802.11a-Standard das SIGNAL-Feld 24 unkodierte Steuerdatenbits und K-1 = 6 letzte Bits jeweils des Wertes Null aufweist, ist eine Steuerdaten-Entscheidungsverzögerung von D' = 18 Zeitschritten erreichbar.

Eine erfindungsgemäße Einrichtung zur beschleunigten Kanaldekodierung von Steuerinformation weist einen Viterbi-Kanaldekodierer mit einem Speichermittel zum Abspeichern von bei der Viterbi-Rekursion ermittelten Pfadinformationen über eine Zeitspanne, welche mindestens der Pfadvereinigungslänge entspricht, und mit einem Mittel zum Zugreifen auf ein zum vorgeschriebenen Zustand gespeichertes Bit mit einer Steuerdaten- Entscheidungsverzögerung, die kürzer als die Pfadvereinigungslänge ist, auf.

Vorzugsweise handelt es sich bei dem Speichermittel um ein Speicherzellen-Array, dessen Speicherzellenspalten den Zeitschritten und dessen Speicherzellenzeilen den Trellis-Zuständen zugeordnet sind. Dabei ist die Speicherzelle, welche durch die der Steuerdaten-Entscheidungsverzögerung zugeordnete Speicherzellenspalte und die dem vorgeschriebenen Zustand zugeordnete Speicherzellenzeile definiert ist, mit einem Datenabgriff versehen.

In diesem Fall kennzeichnet sich ein vorteilhaftes Ausführungsbeispiel der Erfindung dadurch, dass ein Schaltmittel zur wahlweisen Anwahl des Datenabgriffs oder des Ausgangs einer der Speicherzellenzeilen vorgesehen ist. Der zusätzliche Hardware-Aufwand (Datenabgriff und Schaltmittel) ist wesentlich geringer als die erreichte Hardware-Einsparung infolge des Wegfalls von Pufferspeicherkapazität für die Zwischenspeicherung von Nutzdaten.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnung näher erläutert; in dieser zeigt:
Fig. 1 die Struktur eines Bursts im IEEE 802.11a-Standard sowie den Aufbau des SIGNAL-Felds im Burst;
Fig. 2 die Bit-Struktur des SIGNAL-Felds in Fig. 1;
Fig. 3A ein Blockdiagramm des im IEEE 802.11a-Standard vorgesehenen Sendesignalpfads;
Fig. 3B ein Blockdiagramm des im IEEE 802.11a-Standard vorgesehenen Empfangssignalpfads;
Fig. 4 ein Blockdiagramm des Kanalkodierers gemäß dem IEEE 802.11a-Standard;
Fig. 5 eine Darstellung der Zustände des Kanalkodierers über der Zeit zur Veranschaulichung der Trace-Back- Operation im Rahmen der Viterbi-Kanaldekodierung;
Fig. 6 eine schematische Darstellung der Struktur eines Speicherzellen-Arrays eines Kanaldekodierers für ein auf 4 Zuständen basierendes Trellis-Diagramm;
Fig. 7 eine schematische Darstellung der Zustände des Kanalkodierers bei Kodierung des SIGNAL-Felds über der Zeit;
Fig. 8 eine schematische Darstellung der in einer dem vorgeschriebenen Zustand zugeordneten Speicherzeile gespeicherten Pfadinformation über der Zeit; und
Fig. 9 eine schematische Darstellung der Struktur eines Speicherzellen-Arrays eines Ausführungsbeispiels des erfindungsgemäßen Viterbi-Dekodierers entsprechend Fig. 6.
Fig. 1 zeigt die Datenstruktur eines Bursts B im IEEE 802.11a- Standard (unterer Teil) sowie eine detailliertere Darstellung der Struktur des SIGNAL-Felds in dem Burst B (oberer Teil).
Der Burst B umfasst drei Felder: ein als PLCP Preamble bezeichnetes Kopffeld, das SIGNAL-Feld und ein Feld DATA für Nutzdaten. Die PLCP-Preamble umfasst 12 Symbole (10 kurze und 2 lange Trainingssymbole) und dient dem Empfänger zur Synchronisierung und zur Entzerrung des Bursts B. Da dieses Feld empfängerseitig nicht kanaldekodiert wird, braucht es im folgenden nicht weiter betrachtet zu werden. Das SIGNAL-Feld umfasst ein einziges OFDM-(Orthogonal Frequency Division Multiplexing) Symbol und beschreibt den Übertragungsmodus des folgenden Felds DATA. Dieses schließt sich unmittelbar an das SIGNAL- Feld an, weist eine variable Anzahl von OFDM-Symbolen auf und enthält die aktuellen Nutzdaten. Für seine Dekodierung muss der im SIGNAL-Feld mitgeteilte Übertragungsmodus (Modulationsverfahren, Koderate, Datenlänge) bekannt sein.
Die hier verwendete OFDM-Modulation ist ein Mehrkanal- Modulationsverfahren, bei welchem die zu übertragenden Daten auf mehrere Subkanäle eines Übertragungskanals aufgeteilt werden. Durch die Aufteilung der Daten auf mehrere Subkanäle wird der Einfluss von ISI (Intersymbol Interference) in jedem einzelnen Subkanal verringert, da die für die Übertragung eines Bits zur Verfügung stehende Zeit im Vergleich zu einem Einkanal-Modulationsverfahren gleicher Datenrate länger ist. Der IEEE 802.11a-Standard verwendet Kanäle einer Bandbreite von 20 MHz, welche jeweils in 64 Subkanäle einer Bandbreite von 312,5 kHz unterteilt sind. Davon werden 48 Subkanäle als parallele Datenkanäle benutzt und vier weitere Subkanäle zur Übertragung eines Piloten verwendet. Ein OFDM-Symbol besteht somit bei BPSK (Binary Phase Shift Keying) mindestens aus 48 kodierten Bits. Das SIGNAL-Feld ist immer BPSK-moduliert.
Die in Fig. 1 betrachtete Burst-Struktur zeigt jedoch noch das Signal vor der Kanalkodierung. Aus dem oberen Teil der Fig. 1 ist ersichtlich, dass das SIGNAL-Feld 24 Bits umfasst, welche in fünf Subfeldern gruppiert sind. Die Subfelder werden mit den Bezeichnungen RATE (4 Bit), R (1 Bit), LÄNGE (12 Bit), P (1 Bit) und ENDE (6 Bit) bezeichnet. Eine genauere Darstellung der Bit-Struktur des SIGNAL-Felds ist in Fig. 2 gezeigt.
Die vier Bits R1, R2, R3 und R4 des Subfelds RATE geben eine Übertragungsrate (Modulation und Koderate) an. Das zweite Subfeld R (steht für Reserviert) umfasst ein reserviertes Bit. Das Subfeld LÄNGE gibt die Länge des Nutzdatenfelds DATA an. Das Subfeld P (steht für Parität) umfasst ein Paritätsbit. Das Subfeld ENDE, im Englischen als "Signal Tail" bezeichnet, enthält 6 Bit des Wertes Null. Die Aufgabe dieses Subfelds besteht darin, den Kanalkodierer am Ende der Kodierung des SIGNAL-Felds in einen definierten Zustand, nämlich (000000), zurückzusetzen.
Tabelle 1 zeigt die Kodierung der gewünschten Übertragungsrate mittels der Bits R1 bis R4 des Subfelds RATE. Es können Übertragungsraten zwischen 6 und 54 Mbits/s erreicht werden. Tabelle 1
Eine Besonderheit des IEEE 802.11a-Standards besteht darin, dass jeder möglichen Datenrate eine bestimmte Modulationsform sowie eine bestimmte Koderate (für die Kanalkodierung) zugeordnet ist. Die Zuordnung ist so gewählt, dass die Anzahl der kodierten Bits pro OFDM-Symbol, bezeichnet mit N_CBPS, stets ein Vielfaches der Anzahl der Subkanäle (48 Stück) ist. Die Tabelle 2 gibt die Spezifikationen der acht Übertragungsmoden TM (Transmission Modes) wieder. Tabelle 2
Es wird deutlich, dass eine BPSK- und eine QPSK-(Quarternary Phase Shift Keying-)Modulation sowie zwei Amplitudenmodulationen (16 QAM: 16-ary-Quadrature Amplitude Modulation; 64 QAM: 64-ary-Quadrature Amplitude Modulation) eingesetzt werden. Die Koderaten r betragen 1/2, 2/3 und 3/4. Als Koderate r wird das Verhältnis der Anzahl der unkodierten Bits zu der Anzahl der kodierten Bits bezeichnet. N_UBPS bezeichnet die Anzahl der unkodierten Bits (das heißt es gilt: r = N_UBPS/N_CBPS). Mit N_BPSC wird die Anzahl der Bits pro Subkanal bezeichnet.
Für die Übertragung des SIGNAL-Felds ist der Übertragungsmode TM = 1 vorgeschrieben, welcher die höchste Übertragungssicherheit garantiert.
Der für die Übertragung des DATA-Feldes verwendete Übertragungsmodus TM ist, wie bereits erwähnt, variabel und durch die vier Bits R1 bis R4 des Subfeldes RATE in Verbindung mit der Tabelle 2 vorgegeben.
Fig. 3A zeigt den Sendesignalpfad beim IEEE 802.11a-Standard. Bursts B der beschriebenen Form werden einem für die Kanalkodierung eingesetzten Faltungskodierer COD zugeführt. Dieser führt eine Kodierung mit der festen Koderate r = 1/2 durch und weist hierfür zwei Ausgänge X und Y auf. Dem Faltungskodierer COD nachgeschaltet ist ein Punktierer PKT, welcher bei Koderaten abweichend von 1/2 (das heißt bei TM = 2, 4, 6, 7, 8) eine Punktierung der an den Ausgängen X und Y erhaltenen Teilsignale vornimmt. Dem Punktierer PKT ist ein Verschachteler IL nachgeschaltet, welcher eine Verschachtelung des Datenstroms vornimmt. Schließlich wird der verschachtelte Datenstrom einem OFDM-Modulator MOD zugeführt, der einerseits eine Signalumsetzung gemäß der in Tabelle 2 angegebenen Modulationsform und andererseits die OFDM-Mehrträgeraufteilung des kodierten und verschachtelten Signals durchführt. Anschließend wird das Signal über eine Sendeantenne AT abgestrahlt.
Fig. 4 zeigt den Aufbau des Faltungskodierers COD. Er umfasst ein Schieberegister mit sechs Speicherzellen Tb zur Abspeicherung jeweils eines Bits. Abgriffe am Eingang des Schieberegisters sowie hinter der ersten, zweiten, dritten, fünften und sechsten Speicherzelle T_b werden zwei Addierern A1 und A2 in der in Fig. 4 dargestellten Weise zugeleitet. Jeder Addierer A1 und A2 addiert fünf Eingänge und gibt an seinem Ausgang X (A1) bzw. Y (A2) die Summe der Eingänge aus. Der Kanalkodierer COD weist eine Rückgrifftiefe von K = 7 auf.
Bei dem in Fig. 3B dargestellten Empfangspfad wird die Reihenfolge der in Fig. 3A erläuterten Signalverarbeitungsschritte im Wesentlichen in umgekehrter Reihenfolge durchlaufen. Nach einem Empfang des kanalkodierten Signals über eine Empfangsantenne AR führt ein OFDM-Demodulator DMOD eine OFDM-Demodulation und eine Demodulation entsprechend dem in Tabelle 2 angegebenen Modulationsverfahren durch. Im Signalweg dahinter befindet sich ein Entschachteler DIL, ein Depunktierer DPKT, ein Viterbi-Kanaldekodierer V-DCOD (dessen Eingänge X und Y den Ausgängen X und Y des Kanalkodierers COD entsprechen) sowie eine Einrichtung INT zur Interpretation der empfangenen Daten des SIGNAL-Felds des Bursts B. Ein Ausgang INT_OUT der Einrichtung INT ist in diesem Beispiel mit sämtlichen im Signalweg vor der Einrichtung INT angeordneten Einheiten DMOD, DIL, DPKT und V-DCOD verbunden.
Die Arbeitsweise des in Fig. 3B dargestellten Empfangspfads ist wie folgt:
Zunächst, das heißt vor dem Empfang der übertragenen Bits eines SIGNAL-Felds, befindet sich der Demodulator DMOD in einem Anfangszustand, in welchem er eine BPSK-Demodulation durchführt. Der Depunktierer DPKT ist deaktiviert, der Viterbi- Dekodierer V-DCOD auf eine Koderate 1/2 eingestellt. Unter diesen Voraussetzungen gelingt die Kanaldekodierung der Daten des SIGNAL-Felds. Die dekodierten Daten werden der Einrichtung INT zur Interpretation der in dem SIGNAL-Feld enthalten Steuerinformation zugeführt. Es wird anhand der dekodierten Bit R1 bis R4 der Übertragungsmodus TM für die Nutzdaten bestimmt und über den Ausgang INT_OUT den im Signalweg vorangestellten Einheiten mitgeteilt. Erst jetzt kann die Signalverarbeitung der Nutzdaten beginnen.
Es wird deutlich, dass der Zeitraum zwischen der Erfassung des SIGNAL-Felds bis zu der Bereitstellung der Steuerinformation durch die Einrichtung INT so kurz wie möglich gehalten werden sollte, um die Speicherkapazität von Pufferspeichern (nicht dargestellt) vor dem Demodulator DMOD für die Nutzdaten so klein wie möglich halten zu können.
Die anhand des IEEE 802.11a-Standards erläuterten Gesichtspunkte treten auch bei anderen Systemen allgemein immer dann auf, wenn eine im übertragenen Signal enthaltene Steuerinformation für die Signalverarbeitung von nachfolgenden Nutzdaten benötigt wird, die Steuerinformation jedoch zunächst gewonnen und interpretiert werden muss. Insofern kann ein im Sinne der Erfindung verwendeter Empfangspfad auch einen anderen Aufbau mit anderen seitens der Einheit INT mit Steuerinformation versorgten Einheiten aufweisen. Andererseits können im Empfangssignalpfad unter anderem natürlich auch Einheiten vorgesehen sein, die eine Raten- oder Übertragungsmodus-unabhängige Signalverarbeitung durchführen, das heißt die von der Einheit INT ausgegebene Steuerinformation nicht benötigen. Auch in diesem Fall bleibt jedoch die schnelle Erfassung und Interpretation der Steuerinformation aufgrund der verbleibenden Raten- bzw. Übertragungsmodus-abhängigen Einheiten von großer Bedeutung.
Dabei trägt bei einer herkömmlichen Viterbi-Dekodierung die sogenannte Trace-Back-Operation im Dekodierschritt wesentlich zu einer unerwünschten Erhöhung der Verzögerungs- bzw. Latenzzeit bei.
Ausgangspunkt der Kanaldekodierung mittels des Viterbi- Algorithmus (VA) ist ein Zustandsdiagramm des Kanalkodierers, welches als Trellis-Diagramm bekannt ist. In einem Trellis- Diagramm sind die möglichen Zustände des Schieberegisters des Kanalkodierers COD über der diskreten Zeit k aufgetragen. Ein Schieberegister bestehend aus K-1 Speicherzellen (K bezeichnet die Rückgrifftiefe) kann für 2-wertige Symbole 2^K-1 verschiedene Zustände einnehmen. Somit sind für den Faltungskodierer COD der Fig. 4 64 verschiedene Zustände möglich. Mit jedem eingegebenen Datenbit ändert sich die Belegung der Speicherzellen und damit der Zustand des Schieberegisters. Im Trellis- Diagramm entspricht dies einem Übergang von einem Zustand im Zeitschritt k zum nächsten Zustand im Zeitschritt k + 1. Somit entspricht ein in das Schieberegister einlaufender Datenstrom einer definierten Folge von Zuständen (Pfad) im Trellis-Diagramm.
Diese ist im Empfänger natürlich nicht bekannt. Mittels des VA wird im Empfänger auf rekursive Weise der "kürzeste" Pfad durch das Trellis-Diagramm ermittelt. Die Bestimmung dieses kürzesten Pfads im Trellis-Diagramm ist gleichbedeutend mit der Rekonstruktion des Datenstroms, welcher senderseitig dem Faltungskodierer COD zugeführt wurde.
Die rekursive Pfad-Verfolgung im Trellis-Diagramm wird mittels sogenannter ACS-Operationen (Add, Compare, Select) durchgeführt. Für jeden möglichen Übergang in einen bestimmten Zielzustand eines betrachten Zeitschritts ausgehend von den beiden möglichen Vorgänger-Zuständen im vorangegangenen Zeitschritt wird eine Übergangsmetrik berechnet, welche ein Maß für die Wahrscheinlichkeit dieses Übergangs darstellt. Nachfolgend werden die Übergangsmetriken den jeweiligen Zustandsmetriken der beiden möglichen Vorgänger-Zustände, die im vorhergehenden Rekursionsschritt berechnet wurden, hinzuaddiert (Add-Operation), und es werden die auf diese Weise erhaltenen Summen verglichen (Compare-Operation). Derjenige Übergang, dessen Summe aus Übergangsmetrik und Metrik des Vorgänger-Zustands minimal ist, wird ausgewählt (Select-Operation) und bildet die Verlängerung des bis dahin ermittelten Pfads in den Zielzustand. Entscheident ist, dass die anderen Pfade verworfen werden.
Die ACS-Operationen werden für jeden Zielzustand durchgeführt, so dass bei 64 verschiedenen Zielzuständen zu jedem Zeitschritt 64 durch das Trellis-Diagramm verlaufende Pfade fortgesetzt werden. Obgleich im Trellis-Diagramm aus kombinatorischer Sicht die Anzahl der möglichen Pfade mit den Zeitschritten exponentiell zunimmt, garantiert die Pfadverwerfung des VA eine zeitunabhängige, feste Anzahl (hier 64 Stück) von möglichen Pfaden im Trellis-Diagramm.
Welcher dieser 64 Pfade ist aber nun der gesuchte Pfad, der durch die tatsächlich in das Schieberegister eingegebenen Bits bestimmt ist? Immer noch wäre es unter den Gesichtspunkten Speicherbedarf und Latenzzeit unmöglich, die 64 Pfade solange zu verfolgen (und abzuspeichern) bis die Datenübertragung endet, wonach dann über den "richtigen" Pfad entschieden werden kann. Glücklicherweise muss diese Frage (welcher der 64 Pfade der richtige ist) während des Dekodiervorgangs nicht beantwortet werden. Statt dessen wird die Eigenschaft der Pfadvereinigung ausgenutzt, welche besagt, dass sämtliche 64 Pfade zu einem vergangenen Zeitpunkt aus einem einzigen gemeinsamen Pfad durch Aufspaltung desselben hervorgegangen sind. Der Zeitpunkt der Pfadvereinigung kann nicht genau vorhergesagt werden. Es ist deshalb wichtig, eine ausreichend große Pfadvereinigungslänge (englisch: survivor length) anzunehmen, bei welcher erfahrungsgemäß eine Pfadvereinigung gewährleistet ist. Für den hier dargestellten Faltungskodierer COD kann beispielsweise davon ausgegangen werden, dass bei einer Entscheidungsverzögerung D = 128 Zeitschritte eine Pfadvereinigung im Empfänger gewährleistet ist.
Fig. 5 verdeutlicht den erläuterten Zusammenhang. Die (nicht diskret dargestellten) Zustände sind in Analogie zum Trellis- Diagramm entlang der Y-Achse aufgetragen. Die X-Achse entspricht der diskreten Zeit. Der aktuelle Zeitschritt ist k, wobei dort in beispielhafter Weise acht verschiedene Zustände Z1-Z8 mit den zu diesen Zuständen führenden Pfaden dargestellt sind. Die als Trace-Back-Operation bezeichnete Rückverfolgung der Pfade führt stets auf den gleichen entschiedenen Zustand E zum Zeitschritt k - D. Es ist also unerheblich, bezüglich welchen Zustandes Z1-Z8 die Trace-Back-Operation durchgeführt wird. Wichtig ist lediglich, dass eine ausreichend große Entscheidungsverzögerung D gewählt wird. Wird eine zu kurze Entscheidungsverzögerung D' gewählt, liegt (noch) keine Pfadvereinigung vor, weshalb mit einer fehlerhaften Zustandsentscheidung gerechnet werden muss.
Die Eigenschaft der Pfadvereinigung ermöglicht die Begrenzung des Speicherplatzbedarfs im Kanaldekodierer. Geht man von einer Speicherlänge von D + M Speicherzellen aus, kann bei gefülltem Speicher die Trace-Back-Operation bezüglich eines der Pfade eingeleitet werden und es können die vor D, D + 1, . . ., D + M - 1 Zeitschritten entschiedenen Bits ausgelesen werden. Auf diese Weise werden gleichzeitig M Speicherzellen geleert und der Pfadspeicher kann während der nächsten M Schritte wieder aufgefüllt werden.
M = 1 repräsentiert einen Zugriff-Algorithmus mit minimaler Latenzzeit auf den Pfadspeicher (welcher bei M = 1 eine minimale Speicherlänge aufweisen kann) und ist als REA (Register Exchange Algorithm) bekannt. In Fig. 6 ist eine REA Implementierung eines Pfadspeichers für ein Trellis-Diagramm mit vier Zuständen (00), (01), (10), (11) dargestellt. Der Pfadspeicher besteht aus einem Speicherzellen-Array, welches die Struktur des Trellis-Diagramms wiederspiegelt. Jede 1-Bit Speicherzelle T entspricht einem Zustand im Trellis-Diagramm, die zwischen den Speicherzellen eingezeichneten Pfeile geben die möglichen Zustandsübergänge im Trellis-Diagramm an. Bei der REA-Implementierung des Pfadspeichers sind die Pfeile durch Bitleitungen realisiert. Jeder Speicherzelle T ist ein 2-Weg Multiplexer (nicht dargestellt) vorgeschaltet, in welchen die zu dieser Speicherzelle T hinführenden Bitleitungen münden. Jedem Zustand ist eine Speicherzellenzeile bestehend aus D Speicherzellen T zugeordnet, jede Speicherzellenspalte entspricht einem Zeitschritt k. An der linken Seite des Speicherzellen- Arrays wird jeder Speicherzelle eine (aktuelle) Entscheidung über ein zum Zeitschritt k in diesen Zustand führendes Bit zugeführt. Die entschiedenen Bit sind mit dec00, dec01, dec10 und dec11 bezeichnet. Jede Speicherzelle T einer Speicherzellenzeile wählt dann den Inhalt einer der zwei möglichen (durch Pfeile angegebenen) Speicherzellen T der vorangehenden Speicherzellenspalte entsprechend dem eingegebenen entschiedenen Bit (zur betrachteten Speicherzellenzeile) aus. In dem Speicherzellen-Array findet also in jedem Zeitschritt eine in Abhängigkeit von dec00, dec01, dec10, dec11 vorzunehmende "Umspeicherung" der spaltenweise abgelegten Information in die nächste Speicherzellenspalte statt.
Die in den Speicherzellenzeilen am weitesten rechts befindlichen Speicherzellen T geben für die hier dargestellten vier (allgemein: 64) Trellis-Pfade die vor D Zeitschritten entschiedenen Bits aus. Wie bereits erläutert, wird bei ausreichend groß gewählter Entscheidungsverzögerung D an jedem Ausgang das gleiche Bit auftreten. Deshalb kann jeder Speicherzellenausgang als Ausgang des Kanaldekodierers gewählt werden. Im Beispiel der Fig. 6 wurde der Ausgang OT der dem Zustand (00) zugeordneten Speicherzellenzeile gewählt.
Der Viterbi-Kanaldekodierer trifft nicht die Entscheidung bezüglich des in das Schieberegister der Fig. 4 eingegebenen Bits, sondern bezüglich des in dem Schieberegister in der rechten Speicherzelle befindlichen Bits. Die durch das in Fig. 6 dargestellte Speicherzellen-Array bewirkte Latenzzeit beträgt daher D + K-1 Zeitschritte, wobei die ersten K-1 entschiedenen Bits durch den ursprünglichen Zustand des Faltungskodierers, welcher üblicherweise durch die Speicherplatzbelegung (000000) gegeben ist, bestimmt sind.
Zur Verringerung der Entscheidungsverzögerung für die Kanaldekodierung der Steuerinformation in dem SIGNAL-Feld werden folgende Eigenschaften genutzt:

1. Der ursprüngliche Zustand des Faltungskodierers COD ist bekannt und lautet (000000).
2. Der Endzustand des Faltungskodierers COD nach der Kodierung der Bits des SIGNAL-Felds ist ebenfalls bekannt und lautet (000000), da der Faltungskodierer COD durch die letzten sechs Bits des Subfeldes ENDE auf diesen Zustand zurückgesetzt wird.

Ferner kann die aufgrund der ggf. erforderlichen Zwischenspeicherung des folgenden DATA-Feldes bewirkte Zeitverzögerung als eine Kodierung von virtuellen Nullen betrachtet werden. Der virtuelle (das heißt aus Sicht des Empfängers betrachtete) Zustand des Faltungskodierers COD bleibt daher auf dem Zustand (000000).
Die Pfadentwicklung im Faltungskodierer COD gestaltet sich daher aus Sicht des Empfängers in der in Fig. 7 dargestellten Weise. Wiederum sind (in nicht diskreter Form dargestellte) Zustände entlang der Y-Achse über der Zeit t (X-Achse) aufgetragen. Die Zeitrichtung verläuft von rechts nach links. Während der ersten 24 Zeitschritte wird das SIGNAL-Feld ausgehend von dem Zustand (000000) kodiert. Die letzten K-1 = 6 Bits des SIGNAL-Felds, d. h. das Subfeld ENDE, lassen den Faltungskodierer COD wieder in den Zustand (000000) zurückkehren. Damit ist sicher, dass unter den 64 im Empfänger beim VA berücksichtigten Pfaden derjenige, welcher dem Zustand (000000) entspricht, immer der "Gewinner-Pfad" ist. Virtuelle Nullen zwischen dem SIGNAL-Feld und dem folgenden DATA-Feld verändern diesen Zustand nicht. Deshalb reicht es aus, lediglich die Speicherzellenzeile zum Zustand (000000) (entspricht der in Fig. 6 dargestellten Speicherzellenzeile zum Zustand 00) zu betrachten.
Die Belegung der Speicherzellen dieser Speicherzellenzeile (zum Zustand (000000)) nach 24 Zeitschritten ist in Fig. 8 dargestellt. Die Y-Achse entspricht wiederum den (nicht diskret dargestellten) Zuständen, die X-Achse gibt in nicht maßstabsgetreuer Darstellung die diskrete Zeit über die Länge D der Speicherzellenzeile zum Zustand (000000) wieder. Die Länge D der Speicherzellenzeile entspricht gemäß Fig. 6 der Entscheidungsverzögerung des Kanaldekodierers.
Von der rechten Seite (Ausgang) aus betrachtet enthalten die ersten D-24 Speicherzellen T den verschobenen ursprünglichen Zustand der Speicherzellenzeile. Da dieser Zustand unabhängig von der in dem SIGNAL-Feld enthaltenen Information ist, enthalten diese Speicherzellen keine brauchbare Information. Die folgenden K-1 = 6 Speicherzellen enthalten den ursprünglichen Zustand des Schieberegisters des Faltungskodierers der Fig. 4, das heißt (000000). Diese sechs Nullen treten deshalb auf, weil der Viterbi-Dekodierer V-DCOD nicht das in den Faltungskodierer COD eingegebene Bit, sondern das in der letzten (rechtesten) Speicherzelle T_b befindliche Bit entscheidet. Aufgrund der anfänglichen Belegung (000000) des Faltungskodierers COD behält dieses Bit während der ersten sechs Zeitschritte den Wert 0.
Die folgenden 24 - (K-1) = 18 Speicherzellen T enthalten verwertbare Information, welche durch die ersten 18 Bit (Bits 0 bis 17 in Fig. 2) bestimmt ist. Die letzten sechs Bit des ENDE-Subfelds des SIGNAL-Felds sind noch außerhalb der Speicherzellenzeile und werden dieser in den kommenden Zeitschritten eingespeist.
Von dem in Fig. 8 dargestellten Zeitpunkt an werden aufgrund der sechs Bits des Wertes Null des ENDE-Subfelds und der folgenden virtuellen Nullen die in den ersten 18 Speicherzellen enthaltene Speicherbelegung in den folgenden Zeitschritten lediglich nach rechts geschoben, ohne dass ihr Inhalt durch darunter liegende Speicherzellenzeilen (siehe Fig. 6) noch verändert wird. Denn derjenige Zustand, bezüglich dem die Speicherzellenzeile gewählt wurde, entspricht für die Folgezeit dem im Empfänger bekannten Zustand (000000) des Kanalkodierers COD.
Demzufolge könnte der Inhalt der anderen Speicherzellenzeilen gelöscht werden, wodurch sich jedoch die Latenz nicht verringern würde.
Jedoch kann die Latenz deshalb verringert werden, da ersichtlich ist, dass für die Dekodierung des SIGNAL-Felds als Entscheidungsverzögerung D nicht die Pfadvereinigungslänge benötigt wird. Und zwar deswegen, weil sich in dem Speicherzellen- Array des Faltungsdekodierer V-DCOD nach dem 24. eingegebenen Bit nichts mehr verändert. Gemäß Fig. 8 ist deshalb eine Entscheidungsverzögerung von D' = 18 ausreichend. Erfindungsgemäß kann daher die in Fig. 6 (anhand von vier Trellis-Zuständen) dargestellte Speicherstruktur gemäß der Darstellung in Fig. 9 verändert werden.
In Fig. 9 werden dieselben oder ähnliche Elemente mit denselben Bezugszeichen wie in Fig. 6 bezeichnet. Wiederum sind vier Speicherzellenzeilen zu den Trellis-Zuständen (00), (01), (10) und (11) dargestellt. Der Trellis-Zustand (00) entspricht dem für K = 7 betrachteten Trellis-Zustand (000000).
Hinter der 18. Speicherzelle T zum Zustand (00) ist ein Speicherzellenabgriff AG angebracht, welcher einem ersten Eingang S eines Multiplexers MUX zugeführt wird. Ein zweiter Eingang N des Multiplexers MUX ist mit dem Ausgang OT der letzten Speicherzelle T der betrachteten Speicherzellenzeile verbunden (es kann auch der Ausgang einer anderen Speicherzellenzeile verwendet werden). Die Länge der Speicherzellenzeilen entspricht wiederum D, das heißt z. B. 128, und ist damit größer als die Pfadvereinigungslänge. Ein Steuereingang C des Multiplexers MUX wird so angesteuert, dass bei Empfang des SIGNAL-Felds der erste Eingang S und bei Empfang der Nutzdaten des DATA-Feldes der zweite Eingang N an einen Ausgang OUT des Multiplexers MUX gelegt ist. Das REA-Speicherzellen-Array ist somit zur Dekodierung sowohl der Nutzdaten des DATA-Feldes als auch der Steuerdaten des SIGNAL-Feldes vorgesehen.
Die Wirkungsweise der Schaltung beruht darauf, dass, wie bereits erläutert, lediglich die ersten 18 Speicherzellen der Speicherzellenzeile zum Zustand (000000) bei der Kanaldekodierung des SIGNAL-Felds verwertbare Information enthalten. Für die folgenden Zeitschritte ist der Gewinner-Pfad bekannt, nämlich der zu dem Zustand (000000) hinführende Pfad, und es ist das entschiedene Bit bekannt, nämlich 0. Diese beiden Voraussetzungen sind, wie bereits erwähnt, äquivalent mit einer Rechtsverschiebung des Inhalts in der obersten Zeile des Speicherzellen-Arrays. Deshalb kann der Inhalt dieser Speicherzellen T mittels des Abgriffs AG bereits am Ausgang der 18. Speicherzelle der obersten Speicherzellenzeile abgegriffen werden, ohne eine Verschiebung dieses Inhalts in die D-te Speicherzelle abwarten zu müssen.
Im Ergebnis wird dadurch erreicht, dass die durch die Viterbi- Dekodierung erzeugte Latenz von D + K-1, z. B. 128 + 6 = 134, auf einen Wert von D' + K-1 = 24 Zeitschritte für die Viterbi-Dekodierung des SIGNAL-Felds ohne jegliche Performance-Einbußen reduziert werden kann. Diese Reduzierung der Latenzzeit beschleunigt die Interpretation der Steuerinformation in dem SIGNAL-Feld und ermöglicht damit eine raschere Detektion der folgenden OFDM-Symbole des DATA-Feldes. Besonders vorteilhaft ist, dass dieser Gewinn mit einem minimalen Aufwand an zusätzlicher Hardware (nämlich lediglich eine Bitleitung bei AG und ein Multiplexer MUX) erreicht wird.
Es wird darauf hingewiesen, dass die in Fig. 9 dargestellte REA-Implementierung des Pfadspeichers gegebenenfalls auch eine Länge aufweisen kann, die (etwas) kleiner als die Pfadvereinigungslänge ist. Eine REA-Implementierung mit einer Länge des Pfadspeichers, welche kleiner als die Pfadvereinigungslänge ist, kann durch eine steuerbar variable Anwahl der REA-Speicherzellenzeilen für den Ausgang OT erreicht werden. Die Anwahl ermöglicht, für jeden Zeitschritt einen besonders "geeigneten" Zustand (d. h. die zugehörige Speicherzellenzeile) mit verkürzter Entscheidungsverzögerung anzuwählen. Auch in diesem Fall wird aber durch den Multiplexer MUX noch eine wesentliche Verkürzung der Latenzzeit bei der Aquisition der Daten des SIGNAL-Feldes erreicht.
Neben dem bereits erwähnten Vorteil, dass eine geringere Speicherplatzkapazität für die Zwischenspeicherung der Nutzdaten benötigt wird, kann andererseits die gewonnene Zeit auch für eine aufwändigere und leistungsstärkere Interpretation des Inhalts des SIGNAL-Felds genutzt werde. Beispielsweise können aufwändigere Fehlerprüfalgorithmen eingesetzt oder eine exaktere Einstellung des Empfängers anhand der erhaltenen Steuerdatenbits durchgeführt werden. Dies kommt dann wiederum der Nutzdatendetektion zugute.
Obgleich die Erfindung zur besseren Verständlichkeit weitestgehend am Beispiel des IEEE 802.11a-Standards erläutert wurde, ergibt sich für den Fachmann in naheliegender Weise die Übertragung des erfindungsgemäßen Prinzips auf Kommunikationssysteme, denen vergleichbare Voraussetzungen zugrundeliegen.

Claims

1. Verfahren zur beschleunigten Akquisition von Steuerinformation, die in einem Steuerdatenfeld (SIGNAL) eines Datensignals enthalten ist und in einem Empfänger für die Detektion eines dem Steuerdatenfeld (SIGNAL) folgenden Nutzdatenfelds (DATA) des Datensignals benötigt wird, wobei das Datensignal die folgenden Voraussetzungen erfüllt:

- das Datensignal wird in einem Sender mit einer im Empfänger bekannten Rückgrifftiefe K kanalkodiert;

- zu Beginn der Kanalkodierung des Steuerdatenfelds (SIGNAL) befindet sich der Kanalkodierer in einem bestimmten vorgeschriebenen Zustand; und

- die letzten wenigstens K-1 Bits des Steuerdatenfelds (SIGNAL) sind vorgeschrieben, und zwar so, dass der Kanalkodierer nach der Kanalkodierung des Steuerdatenfelds (SIGNAL) wieder in dem vorgeschriebenen Zustand vorliegt;

und wobei der Empfänger die Kanaldekodierung nach dem Viterbi- Algorithmus durchführt und dabei zur Kanaldekodierung der kodierten Bits des Steuerdatenfelds die folgenden Maßnahmen ergreift:

- Einstellen einer Steuerdaten-Entscheidungsverzögerung (D'), die kürzer als die benötigte Pfadvereinigungslänge ist, und

- Bestimmen der kanaldekodierten Bits des Steuerdatenfelds (SIGNAL) aus den abgespeicherten Bits des zum vorgeschriebenen Zustand hinführenden Pfads.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
dass das Datensignal gemäß dem IEEE 802.11a-Standard gebildet ist, und
dass das Steuerdatenfeld das 24 Bit umfassende SIGNAL-Feld dieses Standards ist.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die zur Kanaldekodierung des Steuerdatenfelds (SIGNAL) eingestellte Steuerdaten-Entscheidungsverzögerung (D') gleich der Anzahl der Bits des Steuerdatenfelds (SIGNAL) abzüglich der letzten K-1 Bits ist und insbesondere D' = 18 Zeitschritte beträgt.

4. Einrichtung zur beschleunigten Akquisition von Steuerinformation, die in einem Steuerdatenfeld (SIGNAL) eines Datensignals enthalten ist und in einem Empfänger für die Detektion eines dem Steuerdatenfeld (SIGNAL) folgenden Nutzdatenfelds des Datensignals benötigt wird, wobei das Datensignal die folgenden Voraussetzungen erfüllt:

- die letzten wenigstens K-1 Bits des Steuerdatenfelds sind vorgeschrieben, und zwar so, dass der Kanalkodierer nach der Kanalkodierung des Steuerdatenfelds wieder in dem vorgeschriebenen Zustand vorliegt; und

die Einrichtung einen Viterbi-Kanaldekodierer (V-DCOD)

- mit einem Speichermittel zum Abspeichern von bei der Viterbi-Rekursion ermittelten Pfadinformationen, und

- mit einem Mittel zum Zugreifen auf ein zum vorgeschriebenen Zustand gespeichertes Bit mit einer Steuerdaten-Entscheidungsverzögerung (D'), die kürzer als die Pfadvereinigungslänge ist, umfasst.

5. Einrichtung nach Anspruch 4, dadurch gekennzeichnet, dass die Steuerdaten-Entscheidungsverzögerung (D') gleich der Anzahl der Bits des Steuerdatenfelds (SIGNAL) abzüglich der letzten K-1 Bits ist und insbesondere D' = 18 Zeitschritte beträgt.

6. Einrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet,
dass das Speichermittel ein REA-Speicherzellen-Array zur Kanaldekodierung der Steuerdaten- und Nutzdatenfelder (SIGNAL, DATA) des Datensignals ist, wobei die Speicherzellenspalten des REA-Speicherzellen-Array den Zeitschritten und die Speicherzellenzeilen des REA-Speicherzellen-Array den Trellis- Zuständen zugeordnet sind, und
dass die Speicherzelle (T), welche durch die der Steuerdaten-Entscheidungsverzögerung (D') zugeordnete Speicherzellenspalte und die dem vorgeschriebenen Zustand zugeordnete Speicherzellenzeile definiert ist, mit einem Datenabriff (AG) versehen ist.

7. Einrichtung nach Anspruch 6, gekennzeichnet durch ein Schaltmittel (MUX) zur wahlweisen Anwahl des Datenabgriffs (AG) oder des Ausgangs einer der Speicherzellenzeilen des REA-Speichertzellen-Array.

8. Einrichtung nach Anspruch 6 oder 7, gekennzeichnet durch dass die Länge der Speicherzellenzeilen des Speicherzellen- Array gleich oder größer als die Pfadvereinigungslänge (D) ist.

9. Einrichtung nach einem der Ansprüche 4 bis 8, enthalten in einem IEEE 802.11a-Empfänger.