DE10105872A1 - Anordnung mit einem Trägersubstrat mit mindestens einem Chip, Matrixdisplay und Verfahren zum Herstellen einer Anordnung mit einem Trägersubstrat mit mindestens einem Chip - Google Patents

Anordnung mit einem Trägersubstrat mit mindestens einem Chip, Matrixdisplay und Verfahren zum Herstellen einer Anordnung mit einem Trägersubstrat mit mindestens einem Chip

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Abstract

Eine der in eine Vertiefung ragenden Umfangsflächen des Chips und/oder eine Umfangsfläche der Vertiefung weist eine Schicht auf. Die Chips werden einer geeigneten Lösung beigemischt und über das Trägersubstrat gespült, wobei mittels der Schicht eine beim Anlagern des Chips in der Vertiefung von Kapillarkräften erzeugte Anziehung zwischen dem Chip und der Vertiefung verstärkt ist. Ein Matrixdisplay weist diese Anordnung auf, wobei die Chips des Matrixdisplays einzeln ansteuerbar sind.

Description

Die Erfindung betrifft eine Anordnung mit einem Trägersubstrat mit mindestens einem Chip. Ferner betrifft die Erfindung ein Verfahren zum Herstellen einer Anordnung mit einem Trägersubstrat und mindestens einem Chip sowie ein Matrixdisplay.
Eine solche Anordnung mit einem Trägersubstrat mit mindestens einem Chip findet in vielfältigen Bereichen Anwendung.
Insbesondere für die Herstellung von z. B. einem großflächigen und preiswerten Matrixdisplay sind in einem Trägersubstrat eine Vielzahl von Chips aufgenommen. Bei einem solchen Matrixdisplay weist das Trägersubstrat eine Vielzahl von Vertiefungen auf, in denen die Chips vollständig aufgenommen sind.
Verfahren zum Herstellen einer derartigen Anordnung sind aus [1], [2] und [3] bekannt, wonach die Chips in einem sogenannten "Fluidic Self-Assembly" (FSA) Prozess einer Flüssigkeit beigemischt und über ein Vertiefungen aufweisendes Trägersubstrat gespült werden. Die Chips lagern sich bei diesem Verfahren selbständig in den Vertiefungen an.
Nachteilig bei den bekannten Verfahren ist, dass sich die in den Vertiefungen bereits angelagerten Chips beim fortgesetzten Überspülen des Trägersubstrates mit der Flüssigkeit selbständig wieder aus den Vertiefungen herauslösen können, so dass in dem Trägersubstrat Fehlerstellen durch nicht mit Chips besetzte Vertiefungen auftreten können. Um dies zu vermeiden, müssen von außen her bis zur möglichst vollständigen Besetzung aller Vertiefungen ständig Chips nachgeliefert werden, so dass das Verfahren insgesamt sehr zeitaufwendig ist. Ferner ist es erforderlich, der Flüssigkeit wesentlich mehr Chips beizumischen, als zu besetzende Vertiefungen vorhanden sind, damit das Trägersubstrat möglichst ständig mit einer konstanten losen Schicht Chips bedeckt ist, die sich anlagern können, was einen hohen Kostenaufwand bedeutet.
Der Erfindung liegt das Problem zugrunde, eine Anordnung eines Trägersubstrats mit mindestens einem Chip, ein Matrixdisplay sowie ein Verfahren zum Herstellen einer derartigen Anordnung anzugeben, die das Anlagern der Chips in dem Trägersubstrat gegenüber den bekannten Lösungen verbessern.
Das Problem wird mit einer Anordnung eines Trägersubstrats mit mindestens einem Chip, einem Matrixdisplay sowie einem Verfahren zum Herstellen einer derartigen Anordnung mit den Merkmalen der unabhängigen Patentansprüche gelöst.
Eine Anordnung weist ein Trägersubstrat mit mindestens einer Vertiefung und mindestens einen Chip auf, der in der Vertiefung aufgenommen ist, wobei der Chip derart ausgebildet ist, dass mindestens eine der in die Vertiefung ragenden Umfangsflächen des Chips und/oder mindestens eine Umfangsfläche der Vertiefung eine Schicht aufweist. Diese Schicht ist derart ausgebildet, dass eine beim Anlagern des Chips in der Vertiefung von Kapillarkräften erzeugte Anziehung zwischen dem Chip und der Vertiefung verstärkt ist.
Durch das Vorhandensein dieser Schicht wird die ohnehin durch Kapillarkräfte vorhandene Anziehung des Chips beim Anlagern in der Vertiefung verstärkt. Die Schicht kann sowohl an einer Umfangsfläche des Chips sowie auch an einer Umfangsfläche der Vertiefung ausgebildet sein, die aneinander anliegen. Das können, abhängig von der Gestalt des Chips und der Vertiefung, beispielsweise einerseits die Unterseite des Chips und andererseits der an dieser anliegende Boden der Vertiefung sein. Je nach Gestaltung des Chips und der Vertiefung kann die an der in die Vertiefung ragende Umfangsfläche des Chips insgesamt und die gesamte Umfangsfläche der Vertiefung bzw. die komplette Oberseite des Trägersubstrats samt seiner Vertiefungen diese Schicht aufweisen. Das Vorhandensein der Schicht an z. B. einer seitlichen Umfangsfläche des Chips und einer seitlichen Umfangsfläche der Vertiefung, die aneinander anliegen, führen dazu, dass der Chip in einer bevorzugten Ausrichtung in der Vertiefung des Trägersubstrats angelagert ist.
Die Anordnung kann vorzugsweise eine Vielzahl von Vertiefungen und Chips aufweisen.
Die Vorteile dieser Anordnung sind insbesondere darin zu sehen, dass das Anlagern der Chips in den Vertiefungen gegenüber den bisherigen Lösungen schneller erfolgt und dass die Chips in der Vertiefung besser haften bleiben und damit eine vollständige Bestückung des Trägersubstrates mit Chips sichergestellt wird, so dass die Anordnung insgesamt kostengünstiger herstellbar ist.
Gemäß einer Weiterbildung der Erfindung ist die Schicht am Chip und/oder der Vertiefung strukturiert ausgebildet. Anstatt die Schicht am Chip und/oder in der Vertiefung ganzflächig auszubilden, weist die Schicht vorzugsweise eine z. B. vorbestimmte geometrische Struktur auf, so dass der Chip unter Ausnutzung der verstärkten Anziehung gleichzeitig in einer vorbestimmten Vorzugsrichtung in der Vertiefung angelagert ist.
Gemäß einer vorteilhaften Ausgestaltung ist die Schicht derart eingerichtet, dass der Chip durch chemische Bindung oder elektrische Wechselwirkung in der Vertiefung gehalten ist. Das hat den Vorteil, dass der in der Vertiefung angelagerte Chip regelrecht in diese eingerastet ist und somit am selbständigen Herauslösen aus der Vertiefung gehindert ist, wodurch die Wahrscheinlichkeit einer Ablösung aus der Vertiefung verringert ist.
Gemäß einer anderen bevorzugten Ausgestaltung ist die Schicht monomolekular ausgebildet.
Vorzugsweise kann die monomolekulare Schicht hydrophob sein. Es ist aber auch möglich, dass die monomolekulare Schicht hydrophil ist.
Die hydrophobe Schicht kann vorteilhaft durch die Behandlung mit Silanen erhalten werden. Andererseits kann diese Schicht auch durch Behandlung mit Thiolen erhalten werden. So kann beispielsweise durch Silanisierung einer hydrophilen Oxidfläche mit Halogeno-, Alkoxy- oder Carboxysilanen eine hydrophobe Oberfläche erhalten werden. Metalloberflächen können durch Eintauchen in entsprechende Thiole oder Stickstoffverbindungen hydrophob erhalten werden.
Eine andere vorteilhafte Ausgestaltung der Erfindung sieht vor, dass die Schicht an dem Chip und die Schicht in der Vertiefung derart eingerichtet sind, dass sie eine ionische Wechselwirkung eingehen.
Vorzugsweise wird dies erreicht, indem die Schicht an dem Chip Sulfonsäureendgruppen aufweist und die Schicht in der Vertiefung Aminoendgruppen aufweist oder bei der die Schicht an dem Chip Aminoendgruppen aufweist und die Schicht in der Vertiefung Sulfonsäureendgruppen aufweist.
Nach einer bevorzugten Ausführungsform sind der Chip und die Vertiefung pyramidenförmig ausgebildet. Gemäß einer bevorzugten Alternative können der Chip und die Vertiefung pyramidenstumpfförmig ausgebildet sein. Es sind jedoch auch weitere geometrische Formen des Chips und der Vertiefung möglich, sofern die Vertiefung zu der in diese ragenden Umfangsform des Chips komplementär ausgebildet ist.
Eine bevorzugte Ausgestaltung der Erfindung besteht darin, dass der in der Vertiefung angelagerte Chip einen p-leitenden Bereich und einen n-leitenden Bereich mit einem p-n-Übergang aufweist. Vorzugsweise ist dieser Chip derart gestaltet, dass sich von der einen Spitze des pyramidenförmigen Chips zu seiner gegenüberliegenden Grundfläche eine Diode bildet.
Gemäß einer anderen bevorzugten Ausführungsform der Erfindung ist der Chip tetraederförmig ausgebildet, wobei der Chipgrundkörper p-leitend ist und die Endbereiche der vier Ecken n-leitend sind. Bei dieser Ausführungsform kann beispielsweise der Chip allseitig die erfindungsgemäße Schicht aufweisen, da dieser, angelagert in der Vertiefung des Trägersubstrats, in jedweder Ausrichtung die gleichen Bedingungen erfüllt. Unabhängig von den vier Lagen des Chips in der Vertiefung kann mit der Anordnung stets eine Diodenfunktion erfüllt werden, wobei immer drei der vier n- leitenden Ecken mit ihrer gemeinsamen Grundfläche auf dem gleichen elektrischen Potential liegen.
Vorzugsweise ist der in der Vertiefung des Trägersubstrats angelagerte Chip als Leuchtdiode ausgebildet.
Vorzugsweise ist im Trägersubstrat eine Leiterbahn eingebettet.
Gemäß einer Weiterbildung dieser Ausführungsform sind eine Vielzahl von Leiterbahnen parallel nebeneinander und in einer Richtung verlaufend angeordnet. Vorzugsweise liegt die Leiterbahn im Bereich der Vertiefung an und bildet so mit dem Chip einen elektrischen Kontakt.
Ein Matrixdisplay weist eine Anordnung mit zumindest einem Teil der oben beschriebenen Merkmale auf, wobei die Chips einzeln ansteuerbar sind.
Bei einem Verfahren zum Herstellen einer Anordnung mit einem Trägersubstrat und mindestens einem Chip, wird eine Lösung, welcher mindestens ein Chip beigemischt ist, über das mindestens eine Vertiefung aufweisende Trägersubstrat gespült und der Chip in der Vertiefung angelagert. Der Chip weist dabei an wenigstens einer seiner in die Vertiefung ragenden Umfangsflächen eine Schicht auf, mittels der die beim Anlagern des Chips in der Vertiefung von Kapillarkräften erzeugte Anziehung zwischen dem Chip und der Vertiefung verstärkt wird.
Bei einem anderen Verfahren zum Herstellen einer Anordnung mit einem Trägersubstrat und mindestens einem Chip, wird eine Lösung, welcher mindestens ein Chip beigemischt ist, über das mindestens eine Vertiefung aufweisende Trägersubstrat gespült und der Chip in der Vertiefung angelagert. Die Vertiefung weist an wenigstens einer ihrer Umfangsflächen eine Schicht auf, durch die die beim Anlagern des Chips in der Vertiefung von Kapillarkräften erzeugte Anziehung zwischen dem Chip und der Vertiefung verstärkt wird.
Gemäß einer Weiterbildung dieser Ausführungsform weist wenigstens eine der Umfangsflächen des Chips eine Schicht auf, mittels der die beim Anlagern des Chips in der Vertiefung von Kapillarkräften erzeugte Anziehung zwischen dem Chip und der Vertiefung verstärkt wird.
Gemäß einer weiteren Ausgestaltung weist die Schicht an wenigstens einer der Umfangsflächen des Chips und an wenigstens einer der Umfangsflächen der Vertiefung eine vorbestimmte Struktur auf, von der der Chip vor dem Anlagern in der Vertiefung in eine bestimmte Vorzugsrichtung ausgerichtet wird.
Vorzugsweise ist die Schicht an dem Chip und/oder in der Vertiefung derart eingerichtet ist, dass der Chip nach dem Anlagern in der Vertiefung durch chemische oder elektrische Kraft gehalten wird.
Bei den Verfahren weist das Trägersubstrat bereits die Vertiefungen auf und die Chips (bzw. mindestens ein Chip) werden einer geeigneten Lösung beigemischt. Diese Lösung wird dann über das vorzugsweise eine Vielzahl von Vertiefungen aufweisende Trägersubstrat gespült, wobei sich die Chips nach und nach in den Vertiefungen anlagern. Da die Chips und/oder die Vertiefungen an jeweils wenigstens einer ihrer Umfangsflächen die erfindungsgemäße Schicht aufweisen, wird die beim Anlagern der Chips in den Vertiefungen von Kapillarkräften erzeugte Anziehung zwischen dem Chip und der Vertiefung verstärkt.
Die Schicht selbst kann an der entsprechenden Fläche am Chip/der Vertiefung durch Behandlung mit Silanen oder durch Behandlung mit Thiolen hydrophob erhalten werden. Bei dieser Ausführung, bei der die Schicht hydrophob ist, kann als polare Lösung, welcher die Chips beigemischt sind, eine hydrophile Flüssigkeit, wie z. B. Alkohole oder Wasser verwendet werden. Analog dazu kann die Schicht auch hydrophil sein und als Lösung eine hydrophobe Flüssigkeit verwendet werden.
Dadurch, dass die Schicht die benutzte Lösungsflüssigkeit, mit der die Chips über das Trägersubstrat gespült werden, abweist bzw. abstößt, wird der Kapillareffekt beim Anlagern der Chips verstärkt. Darüber hinaus bewirkt diese Schicht, dass ein Ablösen der Chips aus den Vertiefungen verhindert wird, wenn das Überspülen des Trägersubstrates mit der Lösung bis zur vollständigen Besetzung jeder Vertiefung mit einem Chip mehrfach wiederholt werden sollte.
Vorzugsweise ist die Schicht derart eingerichtet, dass der Chip durch chemische Bindung oder elektrische Wechselwirkung in der Vertiefung gehalten ist. Die beim Anlagern des Chips in der Vertiefung von Kapillarkräften erzeugte Anziehung zwischen dem Chip und der Vertiefung kann auch unter Ausbildung einer ionischen Coulomb Wechselwirkung verstärkt werden. Bei geeigneter Durchführung kann dies außerdem zur Folge haben, dass die Chips in der Vertiefung regelrecht einrasten können. Beispielsweise können am Chip Sulfonsäureendgruppen und in der Vertiefung im Trägersubstrat Aminoendgruppen in die Lösung ragen, die zum Einrasten des Chips in der Vertiefung beitragen.
Gemäß einer Weiterbildung der Verfahren wird der Chip in der Vertiefung derart angelagert, dass derselbe mit seinem oberen Rand um ein bestimmtes Maß über die Oberfläche des Trägersubstrates übersteht. In einem nachfolgenden Schritt wird der über die obere Ebene des Trägersubstrats überstehende Chip z. B. durch Überwalzen eingepresst und dadurch vollständig in das Trägersubstrat eingedrückt, so dass die Oberseite des Chips und die Oberseite des Trägersubstrates vorzugsweise in einer Ebene bündig abschließen.
Die Chips werden bei dieser Ausführungsform in der Vertiefung angelagert. Chip und Vertiefung haben die gleiche geometrische Grundform, wobei die Vertiefung nicht so groß ausgebildet ist, dass der Chip vollständig in dieser aufgenommen ist. Durch anschließendes Einpressen des Chips, wird dieser vollständig in das Trägersubstrat hineingedrückt. Das Trägersubstrat ist weicher als das Chipmaterial. Das Einpressen bzw. Eindrücken der Chips erfolgt vorzugsweise durch Überwalzen des Trägersubstrates.
Vorzugsweise kann dazu das Trägersubstrat, das z. B. ein Polymersubstrat ist, kurzzeitig vor dem Überwalzen über seine Glastemperatur erhitzt und damit weicher gemacht werden.
Eine bevorzugte Ausgestaltung eines Verfahrens besteht darin, dass der Chip beim Eindrücken in das Trägersubstrat durch eine im Trägersubstrat eingeschlossene leitfähige Schicht gedrückt wird und der Chip und die leitfähige Schicht einen elektrischen Kontakt bilden.
Besonders vorteilhaft ist diese Ausführungsform, wenn im Trägersubstrat beispielsweise eine Leiterbahn verborgen aufgenommen ist, die mit dem Chip, der vorzugsweise pyramidenförmig bzw. keilförmig ausgebildet ist, einen elektrischen Kontakt bilden soll. Während des Eindrückens des z. B. keilförmigen Chips durchstößt dieser mit seiner Spitze die Leiterplatte und liegt mit seinem vorzugsweise leitenden Endbereich an den freien Enden der durchstoßenen Leiterplatte an. Auf diese Weise kann zuverlässig eine leitende Verbindung hergestellt werden. Hierzu kann die leitfähige Schicht ganzflächig in das Trägermaterial eingebracht sein, z. B. zur Herstellung eines gemeinsamen Kontaktes für alle in dem Trägermaterial aufgenommenen Chips, oder die leitfähige Schicht besteht aus voneinander getrennten und gleichmäßig voneinander beabstandeten Leiterbahnen, z. B. zur Nutzung als Adressierungsleitungen in Matrixschaltungen. Mit diesem Verfahren können auf einfache Weise aktive Matrixdisplays hergestellt werden.
Eine Ausführungsform der verwendeten Chips wird in einem bevorzugten Verfahren mit nachfolgend aufgeführten Merkmalen hergestellt.
Verfahren zum Herstellen mindestens eines Chips, mit einem mehrschichtigen Wafer mit einem Trägersubstrat und einer darauf aufgebrachten Substratschicht mit mindestens einem in die Substratschicht eingebrachten Schaltkreis,
  • - bei dem ein Stabilisator auf die Substratschicht aufgebracht wird;
  • - bei dem das Trägersubstrat entfernt wird;
  • - bei dem die Substratschicht von seiner Rückseite her an mindestens einer vorbestimmten Position durchgetrennt wird und
  • - bei dem der Stabilisator anschließend entfernt wird.
Bei dem Verfahren können in die Substratschicht eine Vielzahl von Schaltkreisen eingebracht werden, und die Substratschicht kann an einer Vielzahl von vorbestimmten Positionen durchgetrennt werden.
Bei dem Verfahren kann ferner an der vorbestimmten Position ein vorbestimmter Bereich der Substratschicht entfernt werden.
Weiterhin kann auf die Rückseite der Substratschicht eine Maskierungsstruktur übertragen werden, von der der vorbestimmte Bereiche markiert wird.
Ferner kann die Maskierungsstruktur mit einem lithographischen Schritt übertragen werden.
Bei dem Verfahren kann gemäß einer Ausgestaltung der Erfindung der vorbestimmte Bereiche durch isotropes Ätzen an der Rückseite der Substratschicht entfernt werden.
Bei dem Verfahren kann ferner als Stabilisator eine sich verfestigende Substanz verwendet werden.
Der Stabilisator kann eine Substanz sein, die durch thermische oder chemische Behandlung löslich ist.
Als Stabilisator kann ein Wachs verwendet werden.
Bei dem Verfahren kann ferner als Stabilisator ein Kleber verwendet werden.
Ausgangspunkt zum Herstellen derartiger Chips ist ein Wafer mit einem Trägersubstrat und einer darauf aufgebrachten Substratschicht, in welche mindestens ein Schaltkreis eingebracht ist. Auf die Oberseite des Trägersubstrats, von der her der Schaltkreis eingebracht ist (z. B. mit CMOS- Prozess), wird ein Stabilisator in Form einer durchgängigen Schicht aufgetragen. Anschließend wird das Trägersubstrat auf der Rückseite des Wafers z. B. durch Ätzen entfernt. Von der Rückseite der verbliebenen Substratschicht her wird dieselbe an mindestens einer vorbestimmten Position durchgetrennt. Diese Position ist dabei so bestimmt, dass der den Schaltkreis aufweisende Bereich des Substrats vom übrigen Substrat abgetrennt wird. Anschließend wird der Stabilisator von der Oberseite wenigstens des den Schaltkreis aufweisenden Bereichs entfernt, so dass der den Schaltkreis aufweisende Bereich des Substrats als fertiger Chip isoliert wird.
Es ist ferner möglich, zwischen dem Trägersubstrat und der Substratschicht, welche jeweils aus Silizium sein können, eine Trennschicht z. B. aus SiO2 vorzusehen, die beim Entfernen des Trägersubstrats als Ätzstop wirkt. Der auf die Substratschicht aufgetragene Stabilisator hat die Aufgabe, zunächst den Wafer insgesamt und anschließend die verbleibende Substratschicht für die nachfolgende Bearbeitung, insbesondere für den Trennvorgang, zu stabilisieren.
Vorzugsweise sind in der Substratschicht eine Vielzahl von Schaltkreisen eingebracht, die in vorbestimmten Abständen voneinander angeordnet werden, und die Substratschicht wird an einer Vielzahl von vorbestimmten Positionen durchgetrennt, wobei diese (Trenn-)Positionen, an die Anzahl und Anordnung der Schaltkreise angepasst sind, so dass jeweils ein Substratstück mit jeweils einem Schaltkreis, nämlich der Chip, isoliert werden können.
Gemäß einer Ausgestaltung des Verfahrens wird an den vorbestimmten Positionen ein vorbestimmter Bereich des Substrates entfernt.
Vorzugsweise wird zur Festlegung der Positionen, an denen die Substratschicht durchtrennt wird, auf der Rückseite der Substratschicht eine Maskierungsstruktur übertragen, von der die vorbestimmten zu entfernenden Bereiche gekennzeichnet/markiert werden. Das Muster der Maske ist dabei an die Anordnung der Schaltkreise angepasst, so dass jeweils nur die Bereiche der Substratschicht abgedeckt sind, die erhalten/entfernt werden sollen.
Gemäß einer Ausgestaltung des Verfahrens erfolgt das Übertragen der Maskierungsstruktur in einem lithographischen Verfahren. Vorzugsweise wird hierzu auf die Rückseite der Substratschicht eine strahlungsempfindliche Schicht, der Photolack, aufgebracht. An den zu entfernenden Bereichen wird der Photolack durch Bestrahlung belichtet, wodurch dieser eine Veränderung erfährt. Dadurch wird eine selektive Entfernung der bestrahlten (Positiv-Verfahren) oder der unbestrahlten Bereiche (Negativ-Verfahren) ermöglicht.
Gemäß einer Weiterbildung des Verfahrens werden die vorbestimmten Bereiche durch isotropes Ätzen an der Rückseite der Substratschicht entfernt. Mit diesem Vorgang werden die Stellen entfernt, an denen sich keine Maskierungsstruktur befindet. Die entstehenden Ätzgräben verlaufen in einem durch das Material vorgegebenen Winkel. Alternativ dazu kann das Trennen der Substratschicht auch durch anisotropes Ätzen erfolgen oder z. B. durch Ionenbeschuss.
Nach dem Trennen der Substratschicht verbleiben die kleinen Chips (Substratstücke) voneinander isoliert auf dem Stabilisator zurück.
Der gemäß dem Verfahren verwendete Stabilisator kann eine sich verfestigende Substanz sein, welche vorzugsweise durch chemische oder thermische Behandlung löslich ist. So kann z. B. ein Wachs oder ein Kleber verwendet werden. Der verwendete Stabilisator kann beispielsweise ein thermoplastischer Kunststoff sein, der in einem Temperschritt wieder entfernt werden kann. Beispielsweise Polystyrol, Polyethylennaphthalat un Polyether eignen sich für Niedertemperaturprozesse bis etwa 200°C, und beispielsweise Polyimide, Polybenzoxazole oder aromat. Polyether eignen sich für Hochtemperaturprozesse bis etwa 400°C. Besonders geeignet als thermoplastische Kleber sind auch Materialien, welche sich ab einer Mindesttemperatur wieder in ihre Monomere zersetzen und dabei ihre stabilisierende Klebewirkung verlieren. Beispielsweise kann Poly-methyl­ styrol als thermoplastischer Kleber verwendet werden, der sich bei einer Temperatur um 200°C wieder in seine Bestandteile zersetzt. Ferner eignen sich Kleber mit funktionellen Gruppen, wie z. B. Novolacke, die in Laugen löslich sind.
Es ist aber auch möglich, als Stabilisator eine zähe Masse aufzutragen, die sich nicht nachträglich/zusätzlich verfestigt.
Der Stabilisator wird anschließend von den voneinander isolierten Substratstücken entfernt, so dass vorzugsweise eine Vielzahl von voneinander getrennten identischen Chips entstehen. Je nach Wahl der Abstände zwischen den Schaltkreisen und der Maskierungsstruktur können vorzugsweise pyramidenförmige oder pyramidenstumpfförmige Chips hergestellt werden.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
Es zeigen:
Fig. 1A und 1B eine Anordnung mit einem Trägersubstrat und wenigstens einem Chip in Explosionsdarstellung gemäß einem Ausführungsbeispiel der Erfindung;
Fig. 2 die Unterseite eines Chip mit strukturiert aufgebrachter Schicht;
Fig. 3A und 3B ein Trägersubstrat mit angelagerten Chips, die als Dioden ausgebildet sind;
Fig. 4 in einem Trägersubstrat angelagerten Chip vor und nach dem Einpressen in das Trägersubstrat;
Fig. 5A, 5B und 5C drei Zustandsformen eines Chips bei dessen Herstellung.
In Fig. 1A ist eine Anordnung mit einem vorgeformten Trägersubstrat 1 und einem pyramidenstumpfförmigen Chip 2 dargestellt. An der Oberseite 11 des Trägersubstrates 1 ist in demselben eine Vertiefung 3 vorgesehen, die komplementär zur äußeren Gestalt des Chips 2 ausgebildet ist und in der der Chip 2 aufgenommen ist. Im Chip 2, der z. B. aus Silizium hergestellt ist, ist ein Schaltkreis 4 aufgenommen. An der Unterseite des Chips 2 und am Boden der Vertiefung 3 ist jeweils eine lösungsabweisende Schicht 51, 52, die z. B. jeweils hydrophob eingerichtet ist, aufgebracht. Zum Anlagern der Chips 2 werden diese einer z. B. hydrophilen Lösung (nicht dargestellt) beigemischt und samt der Lösung über das die Vertiefungen 3 aufweisende Trägersubstrat 1 gespült bis sich die Chips 2 in den Vertiefungen 3 absetzen. Aufgrund der Schicht 52 am Chip 2 und der Schicht 51 in der Vertiefung 3 wird einerseits die von Kapillarkräften erzeugte Anziehung beim Anlagern der Chips 2 in den Vertiefungen 3 verstärkt und andererseits wird beim weiteren Überspülen der Vertiefungen 3 mit der Lösungsflüssigkeit aufgrund des verbesserten Hafteffekts die Möglichkeit des Loslösens der Chips 2 aus den Vertiefungen 3 erheblich geringer.
Insbesondere für den Fall eines Trägersubstrates 1 mit einer Vielzahl von Vertiefungen 3, in denen jeweils ein Chip 2 angelagert werden soll, erfolgt eine vollständige Bestückung des Trägersubstrates 1 mit Chips 2 viel schneller als bei bisher bekannten Lösungen. Darüber hinaus wird mit dem mit der Schicht 51, 52 erzielten Hafteffekt sichergestellt, dass das Trägersubstrat 1 tatsächlich vollständig bestückt ist und keine "Fehlerstellen" durch fehlende Chips 2 auftreten.
In Fig. 1B ist die gleiche Anordnung wie in Fig. 1A gezeigt, mit dem Unterschied, dass die Schicht 52 am Chip 2 und die Schicht 51 am Boden der Vertiefung 3 derart ausgebildet ist, dass auf der Unterseite des Chips 2 Sulfonsäureendgruppen aufgebracht sind und in die Lösung ragen und am Boden der Vertiefung 3 Aminoendgruppen aufgebracht sind und in die Lösung ragen, und die Schichten 51, 52 unter Ausbildung einer ionischen Coulomb Wechselwirkung zum Einrasten des Chips 2 in der Vertiefung 3 führen. An metallische Oberflächen können diese "Einrast"-Gruppen über Thiole und an oxidische oder nitridische Oberflächen über Silane gebunden werden. Jedoch können diese Endgruppen beispielsweise auch so gestaltet werden, dass eine chemische Reaktion auftritt und der Chip chemisch angebunden wird (nicht dargestellt). Dies kann z. B. mittels einer koordinativen Bindung zwischen dem Trägersubstrat und dem Chip erfolgen, bei der das Trägersubstrat aus Metall und der Chip Amin-, Thiol- oder Phosphin-funktionalisiert ist, oder umgekehrt. Ferner kann die chemische Anbindung mittels einer konvalenten Bindung erfolgen, bei der die Schichten am Chip und in der Vertiefung z. B. Acetylen-Chips in der Vertiefung erwärmt, entsteht ein Butadiensystem, welches die aneinander anliegenden Flächen miteinander halbleitend verbindet.
Die Schicht 52 kann an einer Umfangsfläche des Chips 2 und die Schicht 51 an einer Umfangsfläche der Vertiefung 3 ganzflächig eingerichtet sein, oder wie in Fig. 2 dargestellt, kann z. B. an der Unterseite 6 des Chips 2 die Schicht 52 und am Boden der Vertiefung 3 die Schicht (nicht dargestellt) eine vorgegebene Struktur aufweisen. In diesem Ausführungsbeispiel ist die Schicht 52 in Draufsicht dreieckig ausgeführt. Mit der Ausbildung einer derartig strukturierten Schicht 52 kann bewirkt werden, dass dem Chip 2 während des Anlagerungsprozesses eine bevorzugte Orientierungsrichtung aufgezwungen wird. Die Struktur der Schicht 52 kann auch andere geometrische Formen haben, die einem Chip 2 eine bevorzugte Ausrichtung erteilen. Die Schicht 52, 51 kann z. B. Kreise aufweisen, die an der Stelle der drei Eckbereiche der dreieckigen Schicht nach Fig. 2 an den aneinander anzuliegenden Flächen des Chips 2 und der Vertiefung 3 ausgebildet sind.
In den Fig. 3A und Fig. 3B ist die Anordnung mit dem Trägersubstrat 1 und pyramidenförmigen Chips 2 dargestellt, die gemäß diesem Ausführungsbeispiel als Dioden ausgebildet sind. Die Vertiefungen 3 sind bereits vor dem Anlagern der Chips 2 in das Trägersubstrat 1 vollständig eingebracht bzw. eingeprägt. Die Vertiefungen 3 und die darin angelagerten Chips 2 weisen an wenigstens jeweils einer ihrer Umfangsflächen die Schicht (nicht dargestellt) auf. Der Chip 2 in Fig. 3A hat einen p-leitenden Bereich 32 und einen n- leitenden Bereich 31 mit einem p-n-Übergang, während der Chip 2 in der Fig. 3B tetraederförmig mit einem p-leitenden Grundkörper 32 ist, dessen vier Eck-Endbereiche 31 jeweils n- leitend ausgestaltet sind.
Im Trägersubstrat 1 ist eine Leiterbahn 7 eingebettet, die im wesentlichen parallel zur Oberseite des Trägersubstrates 1 und etwa in Höhe des unteren Drittels der Vertiefung 3 verläuft, und die in der Vertiefung 3 vorzugsweise allseitig als Kontaktfläche anliegt, so dass die in den Vertiefungen 3 angelagerten Chips 2 mit der im Trägersubstrat 1 vergrabenen Leiterbahn 7 einen elektrischen Kontakt bilden.
Im einfachsten Fall ist mit dem Chip 2 nach Fig. 3A von der einen Spitze des pyramidenförmigen Chips 2 zu seiner gegenüberliegenden Grundfläche eine Diode gebildet. Nach dem Anlagern der (Dioden-)Chips 2 in den Vertiefungen 3 wird auf das Trägersubstrat 1 ein photoaktives Material 8 aufgebracht, bevor auf diese Struktur weitere zu den ersteren in senkrechter Richtung verlaufende transparente Elektrodenbahnen 10 aufgebracht werden.
Optional kann noch zwischen Trägersubstrat 1 und Elektrodenbahnen 10 über jeden Chip 2 eine Zwischenelektrode 9 aufgebracht werden, welche den Kontakt verbessert. Auf diese Weise können auf sehr einfache Weise aktive Matrixdisplays hergestellt werden. Alternativ dazu ist, wie bereits beschrieben, der Chip 2 bei der Ausführungsform gemäß Fig. 3B tetraederförmig. Unabhängig davon, wie sich der Chip 2 in der Vertiefung 3 anlagert, ergibt sich stets eine Diodenfunktion, wobei immer drei der vier n-leitenden Eck- Endbereiche 31 mit ihrer gemeinsamen Grundfläche auf dem gleichen elektrischen Potential liegen. Die beiden sichtbar dargestellten oberen n-leitenden Bereiche 31 sind mit dem p- leitenden Bereich 31 kurzgeschlossen und haben daher keine Funktion.
In Fig. 4 ist ein Ausführungsbeispiel gezeigt, bei dem ein Verfahren zum Herstellen einer Anordnung in drei schematisch dargestellten Schritten erläutert werden soll. Ausgangspunkt für die erfindungsgemäße Anordnung ist, wie in Fig. 4a) dargestellt, zunächst ein Trägersubstrat 1, z. B. ein Polymersubstrat, in dem die Vertiefung 3 in einer bestimmten geometrischen Form z. B. pyramidenförmig mittels Stempel eingearbeitet ist. Eine Leiterbahn 7 ist im Trägersubstrat 1 eingebettet, die jedoch unterhalb der Vertiefung 3 verläuft.
Im Schritt gemäß Fig. 4b wird der vorzugsweise keilförmige Chip 2, wie oben beschrieben, in der Vertiefung 3 angelagert. Wie Fig. 4b zu entnehmen ist, ist die Vertiefung 3 jedoch kleiner ausgebildet als der Chip 2, so dass dieser über die Oberfläche/Oberseite 11 des Trägersubstrates 1 um ein bestimmtes Maß übersteht.
Gemäß Fig. 4c ist der Chip 2 in dem Trägersubstrat 1 vollständig aufgenommen, indem der Chip 2 in Pfeilrichtung 12 in das Trägersubstrat 1 eingepresst wurde.
Das Einpressen bzw. Eindrücken des Chips 2 kann beispielsweise durch Überwalzen des Trägersubstrats 1 erfolgen. Während des Einpressens des Chips 2 durchstößt dieser mit seiner nach unten weisenden Spitze die Leiterbahn 7, so dass zwischen Chip 2 und Leiterbahn 7 ein elektrischer Kontakt gebildet ist.
Gemäß einer bevorzugten Ausführung wird zum Einbringen der Vertiefungen 3 in das Trägersubstrat 1 sowie zum Einpressen des Chips 2 in das Trägersubstrat 1 das Trägersubstrat kurzzeitig über seine materialeigene Glastemperatur erhitzt. Auf diese Weise lassen sich einzelne aktive Bauelemente (Chips 2) in ein vorzugsweise flexibles Trägersubstrat 1 einbringen. Hierdurch wird ein hybrider Aufbau von aktiven Chips 2 und passiven Trägersubstrat 1 auch für andere Anwendungen möglich z. B. zur Einbettung kleiner CMOS Chips in Plastik-Elektronik Schaltungen.
Aus Fig. 5 sind Zustandsformen während dem Herstellen des Chips 2 dargestellt. Ausgangspunkt ist, wie in Fig. 5A dargestellt, ein geeignetes Trägersubstrat 14, auf welches eine dünne Schicht 15 abgeschieden ist, auf die wiederum ein Material 13 aufgebracht ist, welches sich für die Herstellung von integrierten Schaltkreisen eignet. Diese Struktur ist gemäß diesem Ausführungsbeispiel ein SOI-Wafer 16, bei dem die obere und untere Schicht 13, 14 aus Si und die mittlere Schicht 15 aus SiO2 bestehen.
In die obere Schicht 13 werden mit Standardverfahren (CMOS- Prozess o. ä.) in bestimmten Abständen voneinander Schaltkreise 4 eingebracht. Zwischen den Schaltkreisen 4 sind jeweils Leerplätze 17 vorgesehen, die die vorbestimmten Positionen zum Trennen des Substrats begrenzen.
In einem nachfolgenden Herstellungsschritt (vgl. Fig. 5B) ist auf das Material 13 zum Stabilisieren des gesamten Substrats ein Stabilisator 18 in Form einer durchgängigen Schicht aufgetragen. Ferner wird von der Rückseite des Wafers 16 her das Trägersubstrat 14 z. B. mittels Ätzen entfernt, wobei die Schicht 15 bei diesem Vorgang als Ätzstop dient. Alternativ besteht die Möglichkeit, erst nach dem Entfernen des Trägersubstrates 14 den Stabilisator 18 auf die Oberseite des Substrats 13 aufzutragen. In einem lithographischen Schritt wird anschließend auf die Rückseite des verbliebenen Substrates 13 eine Maskierungsstruktur 19 übertragen, von der die Schaltkreise 4 in geeigneter Weise abgedeckt und die vorbestimmten, zu entfernenden Bereiche 20 markiert wurden.
Diesem Zustand gemäß Fig. 5B schließt sich ein geeigneter isotroper Ätzvorgang an, welcher von der Rückseite des Substrats 13 her das Substrat 13 an den vorbestimmten Bereichen 20, die nicht von der Maskierungsstruktur 19 abgedeckt sind, entfernt, wobei die Ätzgräben entlang eines durch das Material 13 vorgegebenen Winkels verlaufen. Nach diesem Schritt bleiben die Chips 2 voneinander getrennt bzw. isoliert auf dem Stabilisator 18 zurück (nicht dargestellt).
In einem nachfolgenden Schritt wird nun der Stabilisator 18 entfernt, so dass, wie in Fig. 5C dargestellt, eine Vielzahl von einander identischen Chips 2 gebildet werden.
In diesem Dokument sind folgende Veröffentlichungen zitiert:
  • 1. [1] US 5,545,291;
  • 2. [2] US 5,824,186;
  • 3. [3] US 5,904,545.
Bezugszeichenliste
1
Trägersubstrat
2
Chip
3
Vertiefung
4
Schaltkreis
6
Unterseite des Chips
7
Leiterbahn
8
Photoaktives Material
9
Zwischenelektrode
10
Transparente Elektrodenbahn
11
Oberseite des Trägersubstrats
12
Einpressrichtung
13
Obere Substratschicht
14
Untere Substratschicht
15
Mittlere Substratschicht
16
Wafer
17
Leerplatz
18
Stabilisator
19
Maskierungsstruktur
20
Vorbestimmter Bereich
31
n-leitender Bereich des Chips
32
p-leitender Bereich des Chips
51
Schicht in der Vertiefung
52
Schicht am Chip

Claims (31)

1. Anordnung
mit einem Trägersubstrat (1) mit mindestens einer Vertiefung (3) und
mit mindestens einem Chip (2), der in der Vertiefung (3) aufgenommen ist,
wobei mindestens eine der in die Vertiefung (3) ragenden Umfangsflächen des Chips (2) und/oder mindestens eine Umfangsfläche der Vertiefung (3) eine Schicht (52, 51) aufweist, die derart ausgebildet ist, dass eine beim Anlagern des Chips (2) in der Vertiefung (3) von Kapillarkräften erzeugte Anziehung zwischen dem Chip (2) und der Vertiefung (3) verstärkt ist.
2. Anordnung nach Anspruch 1, mit einer Vielzahl von Vertiefungen (3) und Chips (2), die zumindest teilweise die Schicht (51, 52) aufweisen.
3. Anordnung nach Anspruch 1 oder 2, bei der die Schicht (52, 51) auf dem Chip (2) und/oder in der Vertiefung (3) strukturiert ausgebildet ist.
4. Anordnung nach einem der Ansprüche 1 bis 3, bei der die Schicht (52, 51) derart eingerichtet ist, dass der Chip (2) durch chemische Bindung oder elektrische Wechselwirkung in der Vertiefung (3) gehalten ist.
5. Anordnung nach einem der Ansprüche 1 bis 3, bei der die Schicht (51, 52) monomolekular ausgebildet ist.
6. Anordnung nach Anspruch 5, bei der die monomolekulare Schicht (51, 52) hydrophob ist.
7. Anordnung nach Anspruch 5 oder 6, bei der die Schicht (51, 52) durch Behandlung mit Silanen erhalten wird.
8. Anordnung nach Anspruch 5 oder 6, bei der die Schicht (51, 52) durch Behandlung mit Thiolen erhalten wird.
9. Anordnung nach Anspruch 5, bei der die Schicht (52) an dem Chip (2) und die Schicht (51) in der Vertiefung (3) ionische Wechselwirkungen eingehen.
10. Anordnung nach Anspruch 9,
bei der die Schicht (52) an dem Chip (2) Sulfonsäureendgruppen aufweist und die Schicht (51) in der Vertiefung (3) Aminoendgruppen aufweist oder
bei der die Schicht (52) an dem Chip (2) Aminoendgruppen aufweist und die Schicht (51) in der Vertiefung (3) Sulfonsäureendgruppen aufweist, die miteinander ionische Coulomb Wechselwirkung eingehen.
11. Anordnung nach einem der Ansprüche 1 bis 10, bei der der Chip (2) und die Vertiefung (3) pyramidenförmig ausgebildet sind.
12. Anordnung nach einem der Ansprüche 1 bis 10, bei der der Chip (2) und die Vertiefung (3) pyramidenstumpfförmig ausgebildet sind.
13. Anordnung nach einem der Ansprüche 1 bis 12, bei der der Chip (2) einen p-leitenden Bereich (32) und einen n-leitenden (31) Bereich mit einem p-n-Übergang aufweist.
14. Anordnung nach einem der Ansprüche 1 bis 12, bei der der Chip (2) tetraederförmig ausgebildet ist, und der Chipgrundkörper (32) p-leitend ist und die Endbereiche der vier Ecken (31) n-leitend sind.
15. Anordnung nach einem der Ansprüche 1 bis 12, bei der der Chip (2) als Leuchtdiode ausgebildet ist.
16. Anordnung nach einem der Ansprüche 1 bis 15, bei der im Trägersubstrat (1) eine Leiterbahn (7) eingebettet ist.
17. Anordnung nach Anspruch 16, bei der eine Vielzahl von Leiterbahnen (7) parallel nebeneinander und in einer Richtung verlaufend angeordnet sind.
18. Anordnung nach Anspruch 16 oder 17, bei der die Leiterbahn (7) im Bereich der Vertiefung (3) anliegt und mit dem Chip (2) einen elektrischen Kontakt bildet.
19. Matrixdisplay mit einer Anordnung nach einem der Ansprüche 2 bis 18, bei der die Chips (2) einzeln elektrisch ansteuerbar sind.
20. Verfahren zum Herstellen einer Anordnung mit einem Trägersubstrat und mindestens einem Chip,
bei dem eine Lösung, welcher mindestens ein Chip beigemischt ist, über das mindestens eine Vertiefung aufweisende Trägersubstrat gespült wird, und
bei dem der Chip in der Vertiefung angelagert wird, wobei der Chip an wenigstens einer seiner in die Vertiefung ragenden Umfangsflächen eine Schicht aufweist, mittels der die beim Anlagern des Chips in der Vertiefung von Kapillarkräften erzeugte Anziehung zwischen dem Chip und der Vertiefung verstärkt wird.
21. Verfahren zum Herstellen einer Anordnung mit einem Trägersubstrat und mindestens einem Chip,
bei dem eine Lösung, welcher mindestens ein Chip beigemischt ist, über das mindestens eine Vertiefung aufweisende Trägersubstrat gespült wird, bei dem der Chip in der Vertiefung angelagert wird,
wobei die Vertiefung an wenigstens einer ihrer Umfangsflächen mit einer Schicht versehen ist, durch die die beim Anlagern des Chips in der Vertiefung von Kapillarkräften erzeugte Anziehung zwischen dem Chip und der Vertiefung verstärkt wird.
22. Verfahren nach Anspruch 21, bei dem wenigstens eine der Umfangsflächen des Chips eine Schicht aufweist, mittels der die beim Anlagern des Chips in der Vertiefung von Kapillarkräften erzeugte Anziehung zwischen dem Chip und der Vertiefung verstärkt wird.
23. Verfahren nach Anspruch 22, bei dem die Schicht an wenigstens einer der Umfangsflächen des Chips und an wenigstens einer der Umfangsflächen der Vertiefung eine vorbestimmte Struktur aufweist, von der der Chip vor dem Anlagern in der Vertiefung in eine bestimmte Vorzugsrichtung ausgerichtet wird.
24. Verfahren nach einem der Ansprüche 20 bis 23, bei dem die Schicht an dem Chip und/oder in der Vertiefung derart eingerichtet ist, dass der Chip nach dem Anlagern in der Vertiefung durch chemische oder elektrische Kraft gehalten wird.
25. Verfahren nach einem der Ansprüche 20 bis 24, bei dem eine hydrophobe Lösung verwendet wird und der Chip und/oder die Vertiefung mit einer hydrophilen Schicht versehen sind.
26. Verfahren nach einem der Ansprüche 20 bis 24, bei dem eine hydrophile Lösung verwendet wird und der Chip und/oder die Vertiefung mit einer hydrophoben Schicht versehen sind.
27. Verfahren nach einem der Ansprüche 22 bis 24, bei dem die Schicht an einer Umfangsfläche des Chips und die Schicht an einer entsprechenden Umfangsfläche der Vertiefung derart eingerichtet sind, dass die beim Anlagern des Chips in der Vertiefung von Kapillarkräften erzeugte Anziehung zwischen dem Chip und der Vertiefung unter Ausbildung einer ionischen Coulomb Wechselwirkung verstärkt wird.
28. Verfahren nach einem der Ansprüche 20 bis 27, bei dem der Chip in der Vertiefung angelagert wird und um ein bestimmtes Maß über die Oberfläche des Trägersubstrates übersteht, und bei dem der Chip mit einem nachfolgenden Schritt vollständig in das Trägersubstrat eingepresst wird.
29. Verfahren nach Anspruch 28, bei dem das Einpressen des Chips 2 in das Trägersubstrat 1 durch Überwalzen desselben erfolgt.
30. Verfahren nach Anspruch 28, bei dem das Trägersubstrat vor dem Überwalzen über seine Glastemperatur erhitzt wird.
31. Verfahren nach Anspruch 28 oder 29, bei dem der Chip beim Einpressen in das Trägersubstrat durch eine im Trägersubstrat eingeschlossene leitfähige Schicht durchgestoßen wird und der Chip und die leitfähige Schicht einen elektrischen Kontakt bilden.
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