DE10059836A1 - Verfahren zur Strukturierung dielektrischer Schichten - Google Patents

Verfahren zur Strukturierung dielektrischer Schichten

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Abstract

Die Erfindung beschreibt ein Verfahren zum Strukturieren einer dielektrischen Schicht, mit dem sublithographische Strukturen geätzt werden können. Verfahren umfaßt eine zweistufige Plasmaätzung, bei der während der ersten Ätzstufe eine Maske durch eine Polymerabscheidung gezielt verengt wird. In der zweiten Stufe wird dann im wesentlichen ohne eine Polymerabscheidung geätzt. Im folgenden kann dann eine leitfähige Schicht auf die strukturierte, dielektrische Schicht abgeschieden und durch ein CMP-Verfahren strukturiert werden.

Description

Die Erfindung betrifft ein Verfahren zum Strukturieren von dielektrischen Schichten.
In der Halbleitertechnologie spielen photolithographische Verfahren zur Erzeugung integrierter Schaltungen auf einem Halbleitersubstrat eine zentrale Rolle. Dabei wird eine strahlungsempfindliche Resistschicht auf der Oberfläche einer zu strukturierenden Schicht eines Substrats aufgebracht und in ausgesuchten Bereichen mit einer geeigneten Strahlung belichtet. Anschließend werden entweder nur die bestrahlten oder unbestrahlten Bereiche der Photoresistschicht durch einen oder mehrere geeignete Prozessschritte von dem Substrat entfernt. Das so in der Photoresistschicht erzeugte Muster entspricht dem Muster, das in einer anschließenden Ätzung in die unter der Photoresistschicht liegende, zu strukturierende Substratschicht übertragen werden soll. Während der Ätzung dient die entwickelte Photoresistschicht als Maske, die einen Materialabtrag in den durch sie abgedeckten Bereichen der Substratschicht verhindert. Nach dem strukturierenden Prozessschritt wird die Photoresistmaske wieder entfernt, die somit nicht Bestandteil der integrierten Schaltung wird.
Ein typisches lithographisches Strukturierungsverfahren ist in den Fig. 1a bis 1d am Beispiel des Aufbaus von Leiterbahnebenen in Halbleiterbauelementen, wie beispielweise DRAM, embedded DRAM, oder Logikbauelementen, dargestellt. Die Fig. 1a bis 1d zeigen schematisch einen typischen Prozessablauf zur Herstellung einer Wolfram- Metallisierungsebene mittels der Damascene-Technik. Auf einer isolierenden Schicht (10), beispielsweise Siliziumoxid, wird durch einen Lithographieprozess eine Lackmaske (16) aufgebracht (Fig. 1a). In dem in den Fig. 1a bis 1d dargestellten Verfahren besteht die Lackmaske aus einer Antireflektionschicht (12) und einer über dieser liegenden Photoresistschicht (14). Um die heutzutage geforderten Strukturgrößen bei der Strukturierung der Photoresistschicht (14) zu erreichen, wird diese üblicherweise mit Strahlung aus dem DUV-Wellenlängenbereich (deep-ultra-violett) belichtet. Die Verwendung von Antireflektionsschichten (ARC, anti reflective coating) verbessert die Qualität der entwickelten Lackmaske, indem störende Streu- und Interferenzeffekte während der Belichtung in der Lackmaske unterdrückt werden. Die belichtete Photoresistschicht wird anschließend entwickelt und die Antireflektionsschicht in den nach der Entwicklung freiliegenden Bereichen durch ein Ätzverfahren entfernt. Die so in der Lackmaske erzeugte Struktur wird anschließend durch einen Trockenätzprozeß, beispielsweise durch reaktives Ionenätzen (RIE, reactive ion etching), in die isolierende Schicht übertragen (Fig. 1b). Durch diese Ätzung werden nicht nur die gewünschten Strukturen, z. B. Leitergräben, in die isolierende Schicht geätzt, sondern auch die Lackmaske teilweise erodiert.
Anschließend wird in einigen Zwischenschritten die erodierte Lackmaske von der isolierenden Schicht (10) entfernt und die Oberfläche der isolierenden Schicht (10) für einen Abscheidungsprozess vorbereitet. Dann wird in einem CVD-Prozeß (chemical vapor deposition) ganzflächig Wolfram auf der strukturierten Oberfläche der isolierenden Schicht (10) abgeschieden (Fig. 1c). Abschließend wird die abgeschiedene Metallschicht (18) durch chemisch-mechanisches- Polieren (CMP, Chemical mechanical polish) teilweise wieder abgetragen. Bei dem Polieren wird ein Teil der isolierenden Schicht (10) mit abgetragen (oxide touch up). In Fig. 1d ist die fertig strukturierte Metallisierungsebene dargestellt, in der die Leiterbahnen (20) entlang den durch die Ätzung erzeugten Gräben verlaufen.
Mit der immer höher werdenden Integrationsdichte von Halbleiterschaltungen werden auch die Anforderungen an die Lithographiemasken und den Ätzprozeß zunehmend anspruchsvoller. Gefordert werden Verfahren, mit denen immer kleinere kritische Dimensionen sowie immer höhere Aspektverhältnisse verwirklicht werden können. Die Verringerung der kritischen Dimension, d. h. der kleinsten noch erzeugbaren Strukturabmessung, sowie die Steigerung des Aspektverhältnisses, d. h. das Verhältnis der vertikalen zur horizontalen Ausdehnung einer zu ätzenden Struktur, in lithographischen Strukturierungsprozessen sind Gegenstand ständiger Forschung.
Von besonderer Bedeutung ist die weitere Reduktion der kritischen Dimensionen bei der Ätzung von Leiterbahnen in Metallisierungsebenen. Mit der zunehmenden Leiterbahndichte, als Folge der steigenden Integrationsdichte der Halbleiterbauelemente, vergrößern sich die Koppelkapazitäten zwischen den Leiterbahnen. Um diesem Effekt entgegen zu wirken, müssen schmalere Leiterbahnen erzeugt werden, da so bei gleichbleibender Leiterbahndichte die Abstände zwischen den einzelnen Leiterbahnen zunehmen. Mit zunehmenden Abstand der Leiterbahnen untereinander werden die Koppelkapazitäten verringert. Auf diese Weise können z. B. die Koppelkapazitäten von Bitlines verringert werden und so in der trench-DRAM Technologie die Anforderungen an die trench-Kapazitäten weiter reduziert werden. Darüber hinaus vereinfachen schmale Leiterbahnen auch die zu ihrer Strukturierung eingesetzten chemisch-mechanischen Polierverfahren. Hier wirken sich die breiteren Oxidstege zwischen den Leiterbahnen positiv aus.
Zur Verringerung der kritischen Dimension in litographischen Prozessen werden verschiedene Ansätze verfolgt. Beispielsweise wird versucht, Photolacke zu entwickeln, die für die Belichtung mit besonders kurzwelliger Strahlung geeignet sind. Die Wellenlänge des zur Bestrahlung der Photoresistschicht verwendeten Lichtes bestimmt unmittelbar die minimale Größe einer Struktur, die in der Photoresistschicht noch aufgelöst werden kann. Je kurzwelliger das zur Bestrahlung eingesetzte Licht ist, um so feiner kann die Photoresistmaske strukturiert werden. Weiterhin wird versucht, effektivere Antireflektionsschichten zu entwickeln, um auf diese Weise die Qualität der Strukturübertragung von der Lithographiemaske in die Lackmaske weiter zu verbessern.
Ein wesentlicher Nachteil der bisher genannten Ansätze liegt allerdings darin, dass die kritische Dimension der zu ätzenden Struktur durch die Belichtung der Photoresistschicht begrenzt wird. Kleinere Strukturen als die, die durch die Belichtung in der Photoresistschicht noch aufgelöst werden können, können anschließend nicht in die zu strukturierende Schicht geätzt werden.
Ein Verfahren, das diesen Nachteil vermeidet, ist in der US-Patentschrift US-6,107,177 beschrieben. Gemäß diesem Verfahren wird eine Lackmaske, die aus einer Photoresistschicht und einer darunterliegenden Antireflexionsschicht besteht, in einem ersten Schritt durch eine Lithographiemaske strukturbelichtet. Anschließend wird die Photoresistschicht entwickelt. Vor der Strukturierung der Antireflektionsschicht wird die entwickelte Photoresistschicht einer Silylierungsreaktion unterzogen. Durch die Silylierungsreaktion wird auf der Oberfläche und den Flanken der Photoresistschicht ein die Maske verbreitender Film erzeugt, dessen Dicke durch die Dauer der Silylierungsreaktion gesteuert werden kann. Dieser Film erhöht zum einen die Beständigkeit des Photoresist in den folgenden Ätzprozessen, zum anderen kann durch die nachträgliche Abscheidung des Films auf den Resistflanken die durch die Maske vorgegeben kritische Dimension weiter verringert werden.
Allerdings setzt dieses Verfahren die Verwendung von Photolacken voraus, die gegenüber der Silylierungsreaktion kompatibel sind. Darüber kann die Silylierungsreaktion als weiterer Prozessschritt das Gesamtprozessfenster des Prozesses zusätzlich verringern. Weiterhin bedingt der zusätzliche Reaktionsschritt einen zusätzlichen apparativen und zeitlichen Aufwand, sowie zusätzliche Kosten.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur Strukturierung einer dielektrischen Schicht bereitzustellen, welches die oben beschriebenen Nachteile verringert bzw. ganz vermeidet. Insbesondere ist es die Aufgabe der vorliegenden Erfindung, ein Verfahren bereitzustellen, mit dem auf einfache Weise Strukturen mit sublithographischen kritischen Dimensionen in einer dielektrischen Schicht erzeugt werden können.
Diese Aufgabe wird von dem Verfahren zum Strukturieren dielektrischer Schichten gemäß dem Patentanspruch 1 und dem Verfahren zur Strukturierung einer elektrisch leitfähigen Schicht gemäß Patentanspruch 10 gelöst. Weitere vorteilhafte Ausführungsformen, Ausgestaltungen und Aspekte der vorliegenden Erfindung ergeben sich aus den abhängigen Patentansprüchen, der Beschreibung und den beiliegenden Zeichnungen.
Erfindungsgemäß wird ein Verfahren zum Strukturieren einer dielektrischen Schicht bereitgestellt, das die folgenden Schritte umfaßt: Ein Substrat, das eine dielektrische Schicht und eine auf der dielektrischen Schicht aufgebrachte, die dielektrische Schicht in Teilbereichen abdeckende, Horizontalbereiche und Flankenbereiche umfassende Maske umfaßt, wird bereitgestellt. Die dielektrische Schicht wird während eines ersten Zeitraums in ihren von der Maske nicht abgedeckten Bereichen durch ein Plasma, das aus einem ersten Ätzgas erzeugt wird, bis zu einer ersten Tiefe geätzt. Dabei bilden sich in den geätzen Bereichen der dielektrischen Schicht Ätzflanken aus. Während des ersten Zeitraums sind das Ätzgas und das Plasma so gewählt, dass sich ein polymeres Material zumindest auf den Flankenbereichen der Maske und auf den Ätzflanken der dielektrischen Schicht abscheidet. Die dielektrische Schicht wird während eines zweiten, Zeitraums, in den Bereichen der dielektrischen Schicht, die nicht von der Maske und dem während des ersten Zeitraums abgeschiedenen polymeren Material abgedeckt sind, durch ein Plasma, das aus einem zweiten Ätzgas erzeugt wird, bis zu einer zweiten Tiefe geätzt. Dabei sind das Ätzgas und das Plasma so gewählt, dass die Ätzung im wesentlichen ohne eine Abscheidung von polymeren Material auf der dielektrischen Schicht oder dem während des ersten Zeitraums abgeschiedenen polymeren Material erfolgt.
Unter den Begriff "Maske" fallen im Rahmen der vorliegenden Erfindung Lackmasken sowie Hartmasken. Als Lackmasken können dabei alle für lithographische Strukturierungsprozesse einsetzbaren Maskentypen verwendet werden. Solche Lackmaske sind dem Fachmann bekannt. Besonders bevorzugt sind Lackmasken, die mit besonders kurzwelliger Strahlung strukturbelichtet werden können. Die Lackmasken können einlagig oder mehrlagig sein. Besonders bevorzugt ist die Verwendung von zumindest zweilagigen Lackmasken, die optional eine Antireflektionsschicht umfassen. Geeignet sind z. B. Antireflexionsschichten, die von der Firma Brewster unter der Bezeichnung DUV30 kommerziell angeboten werden.
Als Hartmasken kommen Schichten aus allen gängigen Hartmaskenmaterialien in Frage. Solche Materialien sind z. B. Silizium oder Siliziumnitrid. Die Hartmasken können ebenfalls ein- oder mehrlagig aufgebaut sein.
Unter dem Begriff "Horizontalbereiche" sind im Rahmen der vorliegenden Erfindung die Bereiche einer entwickelten bzw. strukturierten Maske zu verstehen, deren Oberfläche im wesentlichen horizontal, d. h. im wesentlichen parallel zu der Oberfläche der dielektrischen Schicht, verläuft. Im Gegensatz dazu umfaßt der Begriff "Flankenbereiche" die Bereiche der entwickelten bzw. strukturierten Maske, deren Oberfläche im wesentlichen vertikal zu der Oberfläche der dielektrischen Schicht verläuft. Durch die Flankenbereiche der Maske wird die in der Maske erzeugte Struktur definiert.
Unter dem Begriff "Ätzflanken" sind im Rahmen der vorliegenden Erfindung die Flankenbereiche der durch die erste Ätzung in die dielektrische Schicht übertragenen Struktur zu verstehen. Der Neigungswinkel der Ätzflanken, bezogen auf die ungeätzte Oberfläche der dielektrischen Schicht unter den Horizontalbereichen der Maske, ist flacher als der Neigungswinkel der Flankenbereiche der ursprünglich strukturierten Maske, bezogen auf die Oberfläche der ungeätzten dielektrischen Schicht.
Ohne sich darauf festlegen zu wollen, wird vermutet, dass das im ersten Zeitraum abgeschiedene polymere Material im wesentlichen nur aus Bestandteilen des Ätzgases aufgebaut ist. Es ist allerdings nicht ausgeschlossen, dass das polymere Material einen geringfügigen Anteil von aus dem Maskenmaterial oder dem geätzen dielektrischen Material stammenden Bestandteilen aufweist. Diese Materialien können sowohl in das polymere Material eingebaut oder nur durch das polymere Material eingeschlossen werden.
Bei diesem erfindungsgemäßen Verfahren werden die Ätzbedingungen während des ersten Zeitraums so gewählt, dass die dielektrische Schicht in den Bereichen, die nicht durch die Maske abgedeckt sind, geätzt wird. Während der Ätzung der dielektrischen Schicht scheidet sich auf den Flankenbereichen der Maske ein polymeres Material ab. Zusätzlich scheidet sich das polymere Material aber auch auf den Ätzflanken der in der dielektrischen Schicht erzeugten Struktur, z. B. Leitergräben, ab. Bei dieser Abscheidung kann sich während des Zeitraums der Ätzung polymeres Material zu einer Schicht abscheiden, deren Schichtdicke im wesentlichen während des gesamten Zeitraums der Ätzung anwächst.
Dadurch können die nicht durch die Maske abgedeckten Bereiche der dielektrischen Schicht während des ersten Zeitraums weiter verengt werden, bzw. die Maske kann verbreitert werden. Aufgrund der mit der Ätzung einhergehenden Polymerabscheidung können die Ätzflanken flacheren Flankenwinkel als die Flanken der Maske aufweisen. Das auf den Flankenbereichen der Maske und den Ätzflanken abgeschiedene polymere Material kann die die darunterliegenden Bereiche der dielektrische Schicht während des zweiten Zeitraums vor einem weiteren Materialabtrag schützen. Dadurch können in dem zweiten Zeitraum Strukturen mit geringeren als den durch die Lithographiemaske vorgegebenen kritischen Dimensionen geätzt werden. Durch die Steuerung der Abscheidungsrate des polymeren Materials während des ersten Zeitraums kann der Flankenwinkel der Ätzflanken variiert werden. Dadurch ist es möglich, durch die Variation der Ätzbedingungen, gezielt Einfluß auf die Abmessungen der im zweiten Zeitraum geätzen Struktur zu nehmen.
Durch die erfindungsgemäße Prozessführung wird es möglich, Strukturen mit sublithographischen Abmessungen in eine dielektrische Schicht zu ätzen. Auf zusätzliche Prozessschritte, durch die die Maske nachträglich modifiziert wird, kann verzichtet werden. Insbesondere ist es nicht nötig, eine Photoresistschicht nach der Entwicklung und vor der Öffnung der Antireflektionsschicht durch eine zusätliche Reaktion, z. B. eine Silylierungsreaktion, zu modifizieren.
Das erfindungsgemäße Verfahren ist an keine besondere Plasmaätzmethode gebunden. Eine besonders vorteilhafte Plasmaätztechnik ist reaktives Ionenätzen (RIE). Das erfindungsgemäße Verfahren kann dabei in Standard-MDP- (medium density-plasma) bzw. HDP(high-density-plasma)- Ätzanlagen durchgeführt werden.
Das Plasmaätzen, vorzugsweise das reaktive Ionenätzen, kann dabei in einem oder in beiden Ätzschritten magnetisch unterstützt (MERIE) werden. Darüber hinaus können aber auch andere chemisch-physikalische Trockenätztechniken zum Einsatz kommen. Diese Techniken sind dem Fachmann ebenfalls bekannt und können z. B. anodisch gekoppeltes Plasmaätzen im Parallelplattenreaktor oder Trioden reaktives Ionenätzen (TRIE) sein.
In einer vorteilhaften Variante des erfindungsgemäßen Verfahrens umfaßt das erste Ätzgas zumindest eine Fluorkohlenstoff- oder Fluorkohlenwasserstoffverbindung der allgemeinen Formel CxHyFz, wobei x eine ganze Zahl von 1 bis 5, y eine ganze Zahl von 0 bis 11 und z eine ganze Zahl von 1 bis 12 ist. Besonders bevorzugt ist es, dass das erste Ätzgas CHF3 umfaßt Mit diesem Ätzgas kann eine besonders günstige Polymerabscheidung erreicht werden. Andere geeignete Fluorkohlenstoff- oder Fluorkohlenwasserstoffverbindung sind z. B. C2F4, C2F6, C3HF5, C3F6, C4F8 oder C5F8.
In einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens umfaßt das erste Ätzgas molekularen Stickstoff. Durch die Beimengung von N2 zu dem Ätzgas kann die Polymerbildung beeinflusst und weiter gesteigert werden. Die Verwendung von N2 in einem ersten Ätzgas, das CHF3 umfaßt, ist besonders bevorzugt.
In einer weiteren bevorzugten Variante der vorliegenden Erfindung umfaßt das zweite Ätzgas zumindest eine Fluorkohlenstoff- oder Fluorkohlenwasserstoffverbindung der allgemeinen Formel CxHyFz, wobei x eine ganze Zahl von 1 bis 5, y eine ganze Zahl von 0 bis 11 und z eine ganze Zahl von 1 bis 12 ist.
Besonders bevorzugt ist die Verwendung eines zweiten Ätzgases, das neben CF4 auch CHF3 umfaßt. Die Kombination dieser beiden Komponenten in dem zweiten Ätzgas ist besonders geeignet, um eine in diesem Schritt unerwünschte Polymerabscheidung in den zu ätzenden Bereichen möglichst zu verringern.
In einer weiteren vorteilhaften Variante des erfindungsgemäßen Verfahrens umfaßt erste Ätzgas und/oder das zweite Ätzgas ein Edelgas, vorzugsweise Ar. Das Edelgas wirkt in dem Äztgas als eine Sputter-Komponente und bewirkt einen Energieeintrag in das zu ätzende Material. Weiterhin dient das Edelgas als Verdünnungsgas, wodurch die Polymerabscheidung während der Ätzschritte ebenfalls beeinflußt werden kann.
Die Mengenverhältnisse der jeweiligen Gaskomponenten zueinander werden durch die jeweils einzustellenden Gasflüsse gesteuert. Sie sind an die weiteren während des jeweiligen Ätzschritts herrschenden Prozessbedingungen anzupassen. Vorzugsweise wird während des ersten Zeitraums eine Edelgas- Gasflussrate, insbesondere eine Argon-Gasflussrate, von 70 bis 120 sccm, eine Fluorkohlenstoff- bzw. Fluorkohlenwasserstoff-Gasflussrate, insbesondere CHF3- Gasflussrate, von bis 70 und 100 sccm und - falls verwendet - eine Stickstoff-Gasflussrate von 10 bis 40 sccm eingestellt.
Während des zweiten Zeitraums wird vorzugsweise eine Edelgas-Gasflussrate, insbesondere eine Argon-Gasflussrate, von 100 bis 200 sccm und eine Fluorkohlenstoff- bzw. Fluorkohlenwasserstoff-Gasflussrate von 20 bis 50 sccm für jede dieser Spezies, insbesondere CF4 und CHF3, eingestellt.
Die während des ersten Zeitraums in den Plasmareaktor eingespeiste Leistung beträgt vorzugsweise zwischen 350 und 600 W, die Spannungsfrequenz vorzugsweise 13,56 Mhz oder 27,12 Mhz. Der Druck in dem Plasmareaktor wird während des ersten Zeitraums vorzugsweise zwischen 200 und 300 mTorr eingestellt. Wird das Ätzen während des ersten Zeitraums magnetisch unterstützt, werden vorzugsweise magnetische Flußdichten zwischen 40 bis 60 Gauss eingestellt.
Während des zweiten Zeitraums beträgt die den Plasmareaktor eingespeiste Leistung vorzugsweise zwischen 600 und 1000 W, die Spannungsfrequenz vorzugsweise 13,56 Mhz oder 27,12 Mhz. Der Druck in dem Plasmareaktor wird während des zweiten Zeitraums vorzugsweise zwischen 100 und 200 mTorr eingestellt. Wird das Ätzen während des zweiten Zeitraums magnetisch unterstützt, werden vorzugsweise magnetische Flußdichten zwischen 0 bis 20 Gauss eingestellt.
In einer weiteren vorteilhaften Variante des erfindungsgemäßen Verfahrens ist die dielektrische Schicht (30) eine Siliziumoxidschicht. Alternativ kann die dielektrische Schicht aus jedem anderen in der Halbleitertechnik eingesetzen Material bestehen. Besonders bevorzugt sind weiterhin dielektrische Schichten aus Siliziumnitrid oder Kohlenstoff-dotiertem Siliziumoxid.
In einer weiteren vorteilhaften Ausführungsform des erfindungsgemäßen Verfahrens wird die Maske in einem dem zweiten Zeitraum nachgelagerten Schritt von der dielektrischen Schicht entfernt. Dadurch wird die durch die Ätzungen in der dielektrischen Schicht erzeugte Struktur freigelegt, und die Oberfläche der strukturierten dielektrischen Schicht kann für weitere Strukturierungsschritte vorbereitet werden.
Die vorliegende Erfindung umfaßt weiterhin ein Verfahren zur Strukturierung einer elektrisch leitfähigen Schicht, mit den folgenden Schritten: Ein Substrat umfassend eine gemäß dem erfindungsgemäßen Verfahren zur Strukturierung einer dielektrischen Schicht strukturierte dielektrische Schicht (30) wird bereitgestellt. Eine Schicht aus einem elektrisch leitfähigen Material (50) wird auf der dielektrischen Schicht (30) abgeschieden. Anschließend wird die Schicht des elektrisch leitenden Materials (50) und die dielektrische Schicht (30) durch chemisch-mechanisches Polieren zumindest bis zu der ersten Tiefe (46) des Ätzabtrags in dem ersten Zeitraum entfernt.
Für dieses erfindungsgemäße Verfahren kann jedes elektrisch leitende, Material, das zur Verwendung in Halbleiterbauelementen geeignet ist und durch chemisch- mechanisches Polieren strukturiert werden kann, abgeschieden werden. Besonders bevorzugt ist die Abscheidung von Materialien, die als Leiterbahnen in den Metallisierungsebenen von Halbleiterbauelementen verwendet werden, insbesondere Kupfer, Aluminium, Molybdän oder Wolfram.
Das elektrisch leitfähige Material kann dabei durch jedes geeignete Abscheidungsverfahren, insbesondere chemischen Gasphasenabscheidungsverfahren (CVD), Sputterverfahren oder Elektroplattierung erfolgen. Solche Methoden sind dem Fachmann bekannt.
Als chemisch-mechanisches Polierverfahren kann jedes für das jeweilig abzutragende Material geeignete chemisch-mechanische Polierverfahren eingesetzt werden. Solche Verfahren sind dem Fachmann bekannt.
Durch dieses erfindungsgemäße Verfahren wird in der dielektrischen Schicht eine Struktur aus einem elektrisch leitenden Material erzeugt, die kleinere kritische Dimensionen aufweist, als ursprünglich durch die Lithographiemaske, bzw. die Maske vorgegeben war.
Die Erfindung wird nachfolgend anhand eines schematischen Ausführungsbeispiels und anhand von Figuren näher dargestellt. Es zeigen:
Fig. 1a bis 1d ein herkömmliches Verfahren zur Strukturierung von Leiterbahnen in einer dielektrischen Schicht,
Fig. 2a bis 2e die Strukturierung von Leiterbahnen unter Verwendung des erfindungsgemäßen Verfahrens.
In dem in den Fig. 2a bis 2e dargestellten Verfahren werden mittels der Damascene-Technik Wolframleiterbahnen (52) in einer isolierenden Siliziumoxidschicht (30) strukturiert. Dabei wird, wie in dem bereits oben erläuterten und in den Fig. 1a bis 1d dargestellten, herkömmlichen Verfahren, von einer isolierenden Siliziumoxidschicht (30) ausgegangen, auf die strukturierte Lackmaske (32) aufgebracht wurde (Fig. 2a). Die Lackmaske besteht aus einer Antireflektionschicht (36) und einer über der Antireflektionsschicht liegenden Photoresistschicht (34). Die Photoresistschicht (34) wurde durch ein herkömmliches lithographisches Verfahren geöffnet. Anschließend wurde die darunterliegende Antireflektionsschicht (36) durch eine entsprechende Ätzung (z. B. N2/O2-RIE) strukturiert, wobei die Photoresistmaske (34) als Maske dient. Die Lackmaske (32) weist Horizontalbereiche (38) und Flankenbereiche (40) auf, durch welche die darunterliegende dielektrische Schicht abgedeckt und geschützt wird. Die dielektrische Schicht wird anschließend für einen ersten Zeitraum durch ein Plasma, das aus einem ersten Ätzgas erzeugt wird, geätzt. Durch die Ätzung erfährt die dielektrische Schicht einen Ätzabtrag, und es entsteht ein Graben, der einen Boden (44) bei einer ersten Tiefe (46) sowie Ätzflanken aufweist, die, verglichen zu den ursprünglichen Flankenbereichen (40) der Lackmaske (32), einen flacheren Winkel relativ zu der geschützten Oberfläche der Siliziumoxidschicht (30) bilden. Durch die Polymerabscheidung auf den Ätzflanken (42) und den Flankenbereichen der Lackmaske (40) wird die durch die ursprüngliche Lackmaske (32) vorgegebene Struktur verengt. Der Grad der Verengung kann durch die Dauer des ersten Zeitraums und die während des ersten Zeitraums eingestellte Polymerabscheidungsrate beeinflußt werden.
Anschließend wird die Siliziumoxidschicht (30) für einen zweiten Zeitraum einer zweiten Ätzung unterworfen. Dazu wird die Siliziumoxidschicht (30) einem Plasma, das aus einem zweiten Ätzgas erzeugt wird, ausgesetzt. Die Ätzbedingungen sind in diesem zweiten Ätzschritt so eingestellt, dass es zumindest innerhalb des geätzten Grabens zu keiner wesentlichen Polymerabscheidung kommt. Das während des ersten Zeitraums abgeschiedene polymere Material schützt die Siliziumoxidschicht (30) vor einem Ätzabtrag. Somit wird während des zweiten Zeitraums der Graben mit einer verminderten Breite bis zu einer zweiten Tiefe (48) in die Siliziumoxidschicht (30) geätzt (Fig. 2c). Da es bei dieser Ätzung zu keiner wesentlichen Polymerabscheidung in dem Grabenbereich kommt, sind die Flanken des Grabens in dem Bereich, der während des zweiten Zeitraums geätzt wird, wieder wesentlich steiler. Nachdem der Graben bis zu der vorgesehenen Tiefe (48) geätzt wurde, werden die Reste der Lackmaske (32) von der Siliziumoxidschicht (30) entfernt. Dies kann z. B. durch Veraschen der Lackmaske in einem O2- Plasma erfolgen.
Anschließend wird auf der strukturierten Siliziumoxidschicht (30), gegebenenenfalls nach einigen Zwischenschritten, wie z. B. der Reinigung der Oberfläche oder dem Aufbringen eines Liners aus Ti/TiN oder Ta/TaN, eine Wolframschicht (50) durch ein herkömmliches CVD-Verfahren abgeschieden. Dabei wird mindestens soviel Wolfram abgeschieden, dass die geätzten Leitergräben (52) vollständig aufgefüllt werden (Fig. 2d). Anschließend wird die Wolframschicht (50) und der obere Bereich der Siliziumoxidschicht (30) bis zu der ersten Tiefe (46) durch ein geeignetes chemisch-mechanisches Polierverfahren abgetragen. Ein solches CMP-Verfahren kann z. B. ein zweistufiges Verfahren sein. Die erste Stufe dient dabei im wesentlichen der Wolframabtragung. Dabei wird das über den Leitergräben liegende Wolframmetall sowie ein geringer Teil der Siliziumoxidschicht (30) abgetragen. Der zweite Schritt des CMP-Verfahrens ist hingegen im wesentlichen auf eine Abtragung des Siliziumoxids ausgelegt. Durch diesen sogenannten "oxide touch up"-Schritt werden die Siliziumoxidschicht (30) und die Leitergräben bis zu der während des ersten Zeitraums geätzten Tiefe (46) entfernt. Die verbleibenden Leitergräben (52) weisen dann im wesentlichen einheitliche, steile Flankenwinkel auf (Fig. 2e).
Die Breite der so geschaffenen Leitergräben ist geringer als die ursprünglich durch die Lithographiemaske oder die Lackmaske (32) vorgegebenen Breite. Durch das Verfahren wird es somit möglich, gezielt Strukturen mit sublithographischen Dimensionen zu erzeugen. Dadurch wird eine deutliche Reduktion der Linienbreite der Leiterbahnen in den entsprechenden Metallisierungsebenen eines Halbleiterbauelements ermöglicht, was wiederum zu einer vorteilhaften Reduktion der Koppelkapazitäten der Leiterbahnen untereinander führt.
Ausführungsbeispiel 1
Zum Strukturieren der Siliziumoxidschicht wurde eine Ätzkammer der Firma Applied Materials, Typ MxP+ oxide etch chamber (MERIES medium density plasma) verwendet.
Während des ersten Ätzschritts werden Parameter aus folgenden Bereichen gewählt:
HF-Leistung: 350 bis 600 W
Frequenz: 13,56 Mhz; 27,12 Mhz
Druck: 200 bis 300 mTorr
Magnetfeld: 40 bis 60 Gauss
Ar-Gasflussrate: 70 bis 120 sccm
CHF3-Gasflußrate: 70 bis 100 sccm
N2-Gasflussrate: 10 bis 40 sccm
Während des zweiten Ätzschritts werden Parameter aus folgenden Bereichen gewählt:
HF-Leistung: 600 bis 1000 W
Frequenz: 13,56 Mhz; 27,12 Mhz
Druck: 100 bis 200 mTorr
Magnetfeld: 0 bis 20 Gauss
Ar-Gasflussrate: 100 bis 200 sccm
CHF3-Gasflußrate: 20 bis 50 sccm
CF4-Gasflussrate: 20 bis 50 sccm

Claims (13)

1. Verfahren zum Strukturieren einer dielektrischen Schicht umfassend die folgenden Schritte:
  • a) ein Substrat umfassend eine dielektrische Schicht (30) und eine auf der dielektrischen Schicht aufgebrachte, die dielektrische Schicht in Teilbereichen abdeckende, Horizontalbereiche (38) und Flankenbereiche (40) umfassende Maske (32) wird bereitgestellt,
  • b) die dielektrische Schicht (30) wird während eines ersten Zeitraums in ihren von der Maske (32) nicht abgedeckten Bereichen durch ein Plasma, das aus einem ersten Ätzgas erzeugt wird, bis zu einer ersten Tiefe (46) geätzt, wobei sich in den geätzen Bereichen der dielektrischen Schicht Ätzflanken (42) ausbilden und wobei das Ätzgas und das Plasma so gewählt sind, dass sich ein polymeres Material zumindest auf den Flankenbereichen (40) der Maske (32) und auf den Ätzflanken (42) der dielektrischen Schicht (30) abscheidet, und
  • c) die dielektrische Schicht (30) wird während eines zweiten Zeitraums, in den Bereichen, die nicht von der Maske und dem während des ersten Zeitraums abgeschiedenen polymeren Material abgedeckt sind, durch ein Plasma, das aus einem zweiten Ätzgas erzeugt wird, bis zu einer zweiten Tiefe (48) geätzt, wobei das Ätzgas und das Plasma so gewählt sind, dass die Ätzung im wesentlichen ohne eine Abscheidung von polymeren Material auf der dielektrischen Schicht (30) oder dem während des ersten Zeitraums abgeschiedenen polymeren Material erfolgt.
2. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, dass die dielektrische Schicht (30) aus einem Material ausgesucht aus der Gruppe umfassend Siliziumoxid, Siliziumnitrid und Kohlenstoff-dotiertes Siliziumoxid gebildet ist.
3. Verfahren gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, dass das erste Ätzgas zumindest eine Fluorkohlenstoff- oder Fluorkohlenwasserstoffverbindung der allgemeinen Formel CxHyFz umfaßt, wobei x eine ganze Zahl von 1 bis 5, y eine ganze Zahl von 0 bis 11 und z eine ganze Zahl von 1 bis 12 ist.
4. Verfahren gemäß einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass das erste Ätzgas CHF3 umfaßt.
5. Verfahren gemäß einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass das zweite Ätzgas zumindest eine Fluorkohlenstoff- oder Fluorkohlenwasserstoffverbindung der allgemeinen Formel CxHyFz umfaßt, wobei x eine ganze Zahl von 1 bis 5, y eine ganze Zahl von 0 bis 11 und z eine ganze Zahl von 1 bis 12 ist.
6. Verfahren gemäß einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass das zweite Ätzgas CF4 und CHF3 umfaßt.
7. Verfahren gemäß einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass das erste Ätzgas molekularen Stickstoff umfaßt.
8. Verfahren gemäß einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass das erste Ätzgas und/oder das zweite Ätzgas ein Edelgas, vorzugsweise Ar, umfaßt.
9. Verfahren gemäß einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass
  • a) die Maske (32) in einem dem zweiten Zeitraum nachgelagerten Schritt von der dielektrischen Schicht (30) entfernt wird.
10. Verfahren gemäß einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Maske eine Lackmaske ist.
11. Verfahren gemäß Anspruch 10, dadurch gekennzeichnet, dass die Lackmaske zumindest zweilagig ist.
12. Verfahren gemäß Anspruch 11, dadurch gekennzeichnet, dass die Lackmaske eine Antireflektionschicht umfaßt.
13. Verfahren zur Strukturierung einer elektrisch leitfähigen Schicht, umfassend die Schritte:
  • a) ein Substrat umfassend eine gemäß einem der Ansprüchen 1 bis 12 strukturierte dielektrische Schicht (30) wird bereitgestellt,
  • b) eine Schicht aus einem elektrisch leitfähigen Material (50) wird auf der dielektrischen Schicht (30) abgeschieden, und
  • c) die Schicht des elektrisch leitenden Materials (50) und die dielektrische Schicht (30) wird durch chemisch- mechanisches Polieren zumindest bis zu der ersten Tiefe (46) des Ätzabtrags in dem ersten Zeitraum entfernt.
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003105196A2 (en) * 2002-06-10 2003-12-18 Intel Corporation Method for controlling etch bias of carbon doped oxide films
WO2004034445A2 (en) * 2002-10-11 2004-04-22 Lam Research Corporation A method for plasma etching performance enhancement
US6833325B2 (en) 2002-10-11 2004-12-21 Lam Research Corporation Method for plasma etching performance enhancement
US7241683B2 (en) 2005-03-08 2007-07-10 Lam Research Corporation Stabilized photoresist structure for etching process
US7294580B2 (en) 2003-04-09 2007-11-13 Lam Research Corporation Method for plasma stripping using periodic modulation of gas chemistry and hydrocarbon addition
US7491647B2 (en) 2005-03-08 2009-02-17 Lam Research Corporation Etch with striation control
US7910489B2 (en) 2006-02-17 2011-03-22 Lam Research Corporation Infinitely selective photoresist mask etch
US7977390B2 (en) 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
CN1723549B (zh) * 2002-10-11 2012-01-18 兰姆研究有限公司 增强等离子体蚀刻性能的方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4956313A (en) * 1987-08-17 1990-09-11 International Business Machines Corporation Via-filling and planarization technique
US5051496A (en) * 1986-01-22 1991-09-24 Institut Pasteur Peptides related to human immunodeficiency virus II (HIV-2)
EP0536968A2 (de) * 1991-10-08 1993-04-14 Nec Corporation Verfahren zum Erzeugen von Kontaktlöchern in der Herstellung von Halbleiteranordnungen
US5354386A (en) * 1989-03-24 1994-10-11 National Semiconductor Corporation Method for plasma etching tapered and stepped vias
EP0871213A2 (de) * 1997-03-27 1998-10-14 Siemens Aktiengesellschaft Verfahren zur Bildung von Kontaktbohrungen mit variablem Seitenwandprofil
US5950104A (en) * 1997-04-09 1999-09-07 Vanguard International Semiconductor Corporation Contact process using Y-contact etching
US6107177A (en) * 1999-08-25 2000-08-22 Siemens Aktienesellschaft Silylation method for reducing critical dimension loss and resist loss
US6117766A (en) * 1997-09-08 2000-09-12 Samsung Electronics Co., Ltd. Method of forming contact plugs in a semiconductor device
US6117785A (en) * 1996-09-13 2000-09-12 Samsung Electronics Co., Ltd. Multiple etch methods for forming contact holes in microelectronic devices including SOG layers and capping layers thereon

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5051496A (en) * 1986-01-22 1991-09-24 Institut Pasteur Peptides related to human immunodeficiency virus II (HIV-2)
US4956313A (en) * 1987-08-17 1990-09-11 International Business Machines Corporation Via-filling and planarization technique
US5354386A (en) * 1989-03-24 1994-10-11 National Semiconductor Corporation Method for plasma etching tapered and stepped vias
EP0536968A2 (de) * 1991-10-08 1993-04-14 Nec Corporation Verfahren zum Erzeugen von Kontaktlöchern in der Herstellung von Halbleiteranordnungen
US6117785A (en) * 1996-09-13 2000-09-12 Samsung Electronics Co., Ltd. Multiple etch methods for forming contact holes in microelectronic devices including SOG layers and capping layers thereon
EP0871213A2 (de) * 1997-03-27 1998-10-14 Siemens Aktiengesellschaft Verfahren zur Bildung von Kontaktbohrungen mit variablem Seitenwandprofil
US5950104A (en) * 1997-04-09 1999-09-07 Vanguard International Semiconductor Corporation Contact process using Y-contact etching
US6117766A (en) * 1997-09-08 2000-09-12 Samsung Electronics Co., Ltd. Method of forming contact plugs in a semiconductor device
US6107177A (en) * 1999-08-25 2000-08-22 Siemens Aktienesellschaft Silylation method for reducing critical dimension loss and resist loss

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
WRSCHKA, P., (u.a.): Chemical Mechanical Planari- zation of Copper Damascene Structures. In: J.Elec-trochem.Soc., 2000, Vol. 147, No. 2, S. 706-712 *

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003105196A2 (en) * 2002-06-10 2003-12-18 Intel Corporation Method for controlling etch bias of carbon doped oxide films
WO2003105196A3 (en) * 2002-06-10 2004-03-04 Intel Corp METHOD FOR CONTROLLING ATTACK POLARIZATION ON CARBON DOPED OXIDE FILMS
WO2004034445A2 (en) * 2002-10-11 2004-04-22 Lam Research Corporation A method for plasma etching performance enhancement
WO2004034445A3 (en) * 2002-10-11 2004-08-12 Lam Res Corp A method for plasma etching performance enhancement
US6833325B2 (en) 2002-10-11 2004-12-21 Lam Research Corporation Method for plasma etching performance enhancement
US7169695B2 (en) 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
US7977390B2 (en) 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
CN1723549B (zh) * 2002-10-11 2012-01-18 兰姆研究有限公司 增强等离子体蚀刻性能的方法
US7294580B2 (en) 2003-04-09 2007-11-13 Lam Research Corporation Method for plasma stripping using periodic modulation of gas chemistry and hydrocarbon addition
US7241683B2 (en) 2005-03-08 2007-07-10 Lam Research Corporation Stabilized photoresist structure for etching process
US7491647B2 (en) 2005-03-08 2009-02-17 Lam Research Corporation Etch with striation control
US7910489B2 (en) 2006-02-17 2011-03-22 Lam Research Corporation Infinitely selective photoresist mask etch

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