DE10017362A1 - Einrichtung und Verfahren zur Datenübergabe zwischen zwei Recheneinheiten - Google Patents

Abstract

Eine Einrichtung zur bidirektionalen Übergabe von Daten zwischen zwei Recheneinheiten RE1, RE2 umfaßt Eingabe- und Ausgabe-Steuerinformationsspeicher C_ES, C_AS zur Speicherung einer binären Steuerinformation für Eingabe- und Ausgabe-Speicher ES, AS. Auf die Speicher ES, AS können die zweite Recheneinheit RE2 und über einen DMA-Kanal DMA_KAN die erste Recheneinheit RE1 zugreifen. Die Zugriffe beider Recheneinheiten RE1/2 auf diese Speicher ES, AS werden in Abhängigkeit von dem Inhalt der Eingabe- und Ausgabe-Steuerinformationsspeicher C_ES, C_AS koordiniert.

Description

Die Erfindung betrifft eine Einrichtung und ein Verfahren zur bidirektionalen Übergabe von Daten zwischen einer ersten und einer zweiten Recheneinheit.

In der digitalen Schaltungstechnik wird zur Datenübergabe zwischen zwei Rechen- oder Funktionseinheiten eine Schnitt­ stelle eingesetzt. Eine Schnittstelle umfaßt üblicherweise einen Mikroprozessor, welcher als Adreß-Generator dient und ein Programm zum Auslesen eines Speicherbereichs z. B. der ersten Recheneinheit in einen Datenzwischenspeicher der Schnittstelle und ein Programm zum Schreiben der zwischenge­ speicherten Daten in einen Speicherbereich der zweiten Re­ cheneinheit ausführt. Mit parallelen Schnittstellen können höhere Datenübertragungsraten als mit seriellen Schnittstel­ len erreicht werden.

Wesentlich höhere Datenübertragungsgeschwindigkeiten als mit einer herkömmlichen Schnittstelle lassen sich mit einem DMA- (Direct Memory Access-)Kanal erreichen. Bei einem DMA-Kanal wird statt des Mikroprozessors ein Zähler als Adreß-Generator eingesetzt. Zur Initialisierung wird das Adreßregister mit der Startadresse des auszulesenden Speicherbereichs geladen und dem Byte-Zählregister wird die Anzahl der zu übertragen­ den Bytes mitgeteilt. Im Steuerregister des DMA-Kanals wird festgelegt, ob die Adressen aufwärts oder abwärts gezählt werden sollen und ob der Speicher, auf den zugegriffen wird, beschrieben oder ausgelesen werden soll. Die Datenübertragung kann blockweise durchgeführt werden und erfolgt ohne Abarbei­ tung eines Programms auf der. Basis des Zähltakts. Zur Über­ tragung eines Datenworts von dem ersten Speicherbereich in den zweiten Speicherbereich werden zwei Zähltakte (ein Zähl­ takt für das Auslesen eines Datenworts aus dem ersten Speicherbereich in den Zwischenspeicher der Schnittstelle und ein Zähltakt für das Schreiben des zwischengespeicherten Daten­ worts in den zweiten Speicherbereich) benötigt.

Wenn die eine Recheneinheit eine bestimmte Rechenroutine erst starten kann, wenn von der anderen Recheneinheit ein bestimm­ tes Zwischenergebnis vorliegt, und andersherum, ist neben dem Gesichtspunkt der maximalen Datenübertragungsrate der Schnittstelle auch der Gesichtspunkt einer möglichst rei­ bungslosen gegenseitigen Ablaufsteuerung der Recheneinheiten zu beachten. Auch zu diesem Zweck wird üblicherweise ein Mik­ roprozessor eingesetzt, der unter Abarbeitung eines geeigne­ ten Programms die Recheneinheiten aktiviert bzw. in einen Halte-Zustand versetzt.

Der Erfindung liegt die Aufgabe zugrunde, eine Einrichtung und ein Verfahren zur bidirektionalen Übergabe von Daten zwi­ schen einer ersten und einer zweiten Recheneinheit anzugeben, die bzw. das einen schnellen bidirektionalen Datentransfer zwischen und eine flexible und verzögerungsarme Ablaufkoordi­ nierung von zwei Recheneinheiten ermöglicht.

Zur Lösung der Aufgabenstellung sind die Merkmale der unab­ hängigen Ansprüche vorgesehen.

Demnach ist zum einen durch die Verwendung eines DMA-Kanals für einen schnellstmöglichen Datentransfer zwischen den bei­ den Recheneinheiten gesorgt. Zum anderen ermöglichen die bei­ den Steuerinformationsspeicher auf einfache Weise eine effi­ ziente und zeitsparende gegenseitige Prozeßsteuerung der bei­ den Recheneinheiten, und zwar dadurch, daß die Zugriffe bei­ der Recheneinheiten auf die Eingabe- und Ausgabe-Speicher in Abhängigkeit von dem Inhalt der Eingabe- und Ausgabe-Steuer­ informationsspeicher koordiniert werden.

Dadurch, daß der Schreibzugriff der ersten Recheneinheit und der Lesezugriff der zweiten Recheneinheit auf den Eingabe- Speicher in Abhängigkeit von in dem Eingabe- Steuerinformationsspeicher abgelegter Steuerinformation gere­ gelt wird, läßt sich sowohl verhindern, daß ein Speicherblock des Eingabe-Speichers von der ersten Recheneinheit mit neuen Daten überschrieben wird, bevor er von der zweiten Rechenein­ heit ausgelesen wurde, als auch, daß ein Speicherblock des Eingabe-Speichers von der zweiten Recheneinheit zum zweiten Mal ausgelesen wird, ohne daß zwischenzeitlich von der ersten Recheneinheit stammende neue Daten in diesem Speicherblock abgespeichert wurden. Durch die Eliminierung dieser beiden Fälle (Überschreiben ungelesener Daten und wiederholtes Aus­ lesen identischer Daten) wird ein reibungsloser Ablauf des Datentransports von der ersten Recheneinheit zu der zweiten Recheneinheit sichergestellt.

Die Prozeßsteuerung in entgegengesetzter Datentransferrich­ tung erfolgt analog auf der Basis der in dem Ausgabe-Steuer­ informationsspeicher abgelegten Steuerinformation. Durch die erfindungsgemäße Maßnahme kann verhindert werden, daß zur Ausgabe in einem Speicherblock des Ausgabe-Speichers abgeleg­ te Daten vor der Weitergabe an die erste Recheneinheit unge­ lesen überschrieben werden und daß die erste Recheneinheit wiederholt Speicherblöcke des Ausgabe-Speichers liest, bei denen sich der Dateninhalt nicht geändert hat.

Im Ergebnis wird eine schnelle und datenverlustfreie Kommuni­ kation zwischen den beiden Recheneinheiten erreicht, selbst dann, wenn in einer oder beiden Recheneinheiten unvorherseh­ bare Schwankungen der Datenverarbeitungsgeschwindigkeit auf­ treten.

Vorzugsweise erfolgt die Steuerung des Schreibzugriffs der ersten Recheneinheit derart, daß ein Speicherblock des Einga­ be-Speichers nur dann beschrieben werden kann, wenn sich die binäre Steuerinformation zu diesem Speicherblock in einem ersten Zustand (z. B. 0) befindet. Nach dem Schreiben der Da­ ten in den Speicherblock des Eingabe-Speichers wird die zugehörige binäre Steuerinformation in den zweiten Zustand (z. B. 1) gesetzt. Vorzugsweise ist ein Lesezugriff der zweiten Re­ cheneinheit auf einen Speicherblock des Eingabe-Speichers nur erlaubt, sofern die binäre Steuerinformation zu diesem Spei­ cherblock in dem zweiten Zustand (1) vorliegt.

Die Schreib- und Lesezugriffe auf den Ausgabe-Speicher können durch Setzen bzw. Rücksetzen der binären Steuerinformationen in dem Ausgabe-Steuerinformationsspeicher in analoger Weise geregelt werden.

Eine besonders bevorzugte Ausgestaltung der Erfindung kenn­ zeichnet sich dadurch, daß die erste Recheneinheit ein digi­ taler Signalprozessor (DSP) und die zweite Recheneinheit eine Hardware-Logikschaltung sind. Ein solcher Aufbau ermöglicht die Auslagerung von zeitaufwendigen Berechnungsprozeduren aus dem programmgesteuerten Datenverarbeitungsablauf des Signal­ prozessors in die vergleichsweise schnellere Hardware-Logik­ schaltung. Dabei schafft die erfindungsgemäße Datenübergabe­ einrichtung die Voraussetzung für ein reibungsloses Zusammen­ wirken dieser beiden Recheneinheiten.

Mit besonderem Vorteil kommt die erfindungsgemäße Datenüber­ gabeeinrichtung in einem, solcherart aufgebauten Turbo-Deco­ dierer eines Mobilfunkempfängers zum Einsatz. Erst durch die Ermöglichung eines schnellen Datenaustausches sowie einer ge­ genseitigen Ablaufsteuerung zwischen dem DSP und der Hard­ ware-Logikschaltung wird eine Decodierung von Turbo-Codes im Bereich des Mobilfunks realisierbar.

Die Erfindung wird nachfolgend anhand eines Ausführungsbei­ spiels und Varianten desselben unter Bezugnahme auf die Zeichnung erläutert; in dieser zeigt:

Fig. 1 ein Blockschaltbild eines Ausführungsbeispiels der erfindungsgemäßen Datenübergabeeinrichtung;

Fig. 2A eine schematische Darstellung eines in Speicherblö­ cke unterteilten Eingabe-Speichers und eines zuge­ hörigen Steuerinformationsspeichers;

Fig. 2B eine schematische Darstellung eines in Speicherblö­ cke unterteilten Ausgabe-Speichers und eines zuge­ hörigen Ausgabe-Steuerinformationsspeichers;

Fig. 3 eine schematische Blockschaltbild-Darstellung eines Turbo-Decodierers für einen Mobilfunkempfänger, in welchem zwei erfindungsgemäße Datenübergabeeinrich­ tungen zwischen einem digitalen Signalprozessor und einer Hardware-Schaltung eingesetzt sind;

Fig. 4A eine schematische Darstellung eines Beispiels für eine Speicherbelegung des Eingabe-Steuerinforma­ tionsspeichers;

Fig. 4B eine schematische Darstellung eines Beispiels einer Speicherbelegung des Ausgabe-Steuerinformations­ speichers;

Fig. 4C eine schematische Darstellung eines weiteren Bei­ spiels einer Speicherbelegung des Eingabe-Steuer­ informationsspeichers zur Erläuterung von Speicher­ zugriffsabläufen; und

Fig. 4D eine schematische Darstellung eines weiteren Bei­ spiels für eine Speicherbelegung des Ausgabe-Infor­ mationsspeichers zur Erläuterung von Speicher­ zugriffsabläufen.

Nach Fig. 1 umfaßt eine Einrichtung zur bidirektionalen Über­ gabe von Daten zwischen einer ersten Recheneinheit RE1 und einer zweiten, mit einem Eingabe-Speicher ES und einem Ausga­ be-Speicher AS gekoppelten Recheneinheit RE2 einen DMA-Kanal DMA_KAN und eine Schnittstelle IF.

Die erste und die zweite Recheneinheit RE1, RE2, der bidirek­ tionale DMA-Kanal DMA_KAN und die Eingabe- und Ausgabe- Speicher ES, AS können in bekannter Weise ausgeführt sein. Beispielsweise kann es sich bei der ersten Recheneinheit RE1 um einen mit Firmware betriebenen DSP und bei der zweiten Re­ cheneinheit RE2 um eine schnelle, "festverdrahtete" Logik­ schaltung handeln.

Der DMA-Kanal DMA_KAN umfaßt eine Steuerung ST, einen Daten­ wort-Zähler CNT und ein Adreß-Register A_REG. Die Eingabe- und Ausgabe-Speicher ES und AS weisen jeweils einen Datenein­ gang DE und einen Datenausgang DA auf und sind in üblicher Weise mit einer Adreß-Ansteuerung AA ausgestattet.

Die Schnittstelle IF umfaßt einen Adreß-Decoder AD_ES für den Eingabe-Speicher, einen Adreß-Decoder AD_AS für den Ausgabe- Speicher sowie Zwischenspeicher ZS_E und ZS_A für die beiden Datentransferrichtungen von RE1 zu RE2 bzw. von RE2 zu RE1. Ferner umfaßt die Schnittstelle IF einen dem Eingabe-Speicher ES zugeordneten Eingabe-Steuerinformationsspeicher C_ES und einen dem Ausgabe-Speicher AS zugeordneten Ausgabe-Steuer­ informationsspeicher C_AS.

Fig. 2A zeigt in schematischer Weise den organisatorischen Aufbau des Eingabe-Speichers ES und des zugehörigen Eingabe- Steuerinformationsspeichers C_ES. Der Eingabe-Speicher ES ist beispielsweise in 10 Speicherblöcke sub_1, sub_2, . ., sub_10 unterteilt. Jeder Speicherblock umfaßt beispielsweise 16 Da­ tenworte einer Wortbreite von 10 Bit.

Der Eingabe-Steuerinformationsspeicher C_ES ist ein Register, das eine der Anzahl der Speicherblöcke in dem Eingabe-Spei­ cher ES entsprechende Anzahl von Binärinformation speichern kann. In dem dargestellten Beispiel ist der Eingabe-Steuer­ informationsspeicher C_ES somit ein 10-Bit-Register. Die Bits des Registers sind in Fig. 2A mit dem Bezugszeichen e_si_1, e_si_2, . ., e_si_10 bezeichnet.

Der Aufbau des Ausgabe-Speichers AS (siehe Fig. 18) ent­ spricht in bezug auf die blockweise Partitionierung dem Auf­ bau des Eingabe-Speichers Es. Demzufolge weist der Ausgabe- Speicher AS ebenfalls beispielsweise 10 Speicherblöcke sub_1, sub_2, . ., sub_10 auf.

Der Ausgabe-Steuerinformationsspeicher C_AS ist im darge­ stellten Beispiel ein 10-Bit-Register der Bits e_so_1, e_so_2, . ., e_so_10.

Die Speicherblockgröße des Eingabe-Speichers ES (z. B. 16 × 10 Bit) und die Speicherblockgröße des Ausgabe-Speichers AS (z. B. 16 × 12 Bit) können unterschiedlich sein. Darüber hin­ aus können die beiden Speicher auch eine unterschiedliche An­ zahl an Speicherblöcken enthalten.

Die Funktionsweise der erfindungsgemäßen Datenübertragungs­ einrichtung ist wie folgt:

Zunächst wird die Datenübertragung von der ersten Rechenein­ heit RE1 zu der zweiten Recheneinheit RE2 (Eingabeprozedur) beschrieben. Sobald eine Eingabe-Steuerleitung EL von der ersten Recheneinheit RE1 aktiviert wird, kann der DMA-Kanal DMA_KAN über die Datenleitung DL1, den Zwischenspeicher ZS_E und die Datenleitung DL2 Daten in den Eingabe-Speicher ES schreiben. Hierzu wird der DMA-Steuerung ST die Zählrichtung und die Anfangsadresse im Eingabe-Speicher ES mitgeteilt. Der Zähler CNT generiert dann die Zieladressen (in ES) für die abzuspeichernden Daten. Da die Daten blockweise übertragen werden, entsprechen die Zieladressen den Adressen eines oder mehrerer Speicherblöcke sub_1, sub_2, . ., sub_10 in dem Ein­ gabe-Speicher ES.

Die Zieladressen der zu beschreibenden Speicherblöcke werden dem Adreß-Decoder AD_ES über eine Adressleitung AL1 mitge­ teilt. Dieser steht mit dem Eingabe-Steuerinfornations­ speicher C_ES in Verbindung.

Beispielsweise sollen die Speicherblöcke sub_5, sub_6 und sub 7 mit neuen Daten überschrieben werden. Der Adreß-Decoder AD_ES oder eine andere zu diesem Zweck in der Schnittstelle IF vorgesehene Funktionseinheit überprüft, ob die entspre­ chenden Bits e_si_5, e_si_6 und e_si_7 jeweils den Wert 0 o­ der 1 aufweisen. Weisen sämtliche Bits den Wert 0 auf, werden die genannten Speicherblöcke mit den neuen Daten überschrie­ ben und die diesen Speicherblöcken zugeordneten Bits e_si_5, e_si_6 und e_si_7 im Eingabe-Steuerinformationsspeicher C_ES auf den Wert 1 gesetzt. Andernfalls, d. h. sofern nur eines der den zu beschreibenden Speicherblöcken zugeordneten Bits e_si_5 oder e_si_6 oder e_si_7 den Wert 1 aufweist, sind zwei Abläufe möglich: Entweder wird die Datenübertragung (unabhän­ gig von dem Wert des ersten Bits e_si_5) z. B. durch Deakti­ vierung einer DMA-Schreibaufforderung REQ_W gar nicht erst aufgenommen, d. h. keiner der Speicherblöcke sub_5, sub_6 und sub_7 wird beschrieben. Die betrachteten Speicherblöcke sub_5, sub_6, sub_7 werden dann erst zu einem späteren Zeit­ punkt, wenn die genannte Bedingung erfüllt ist, überschrie­ ben. Die zweite, hier bevorzugte Möglichkeit besteht darin, daß, sofern das erste Bit e_si_5 den Wert 0 aufweist, der Schreibzugriff zunächst durch Beschreiben des Speicherblocks sub_5 begonnen und erst mit Erreichen des ersten Speicherblo­ ckes, dessen Bit im Eingabe-Steuerinformationsspeicher C_ES den Wert 1 aufweist, abgebrochen wird.

Das Auslesen des Eingabe-Speichers ES durch die zweite Re­ cheneinheit RE2 wird ebenfalls blockweise durchgeführt. Zu diesem Zweck überprüft die zweite Recheneinheit RE2 mit in nicht näher dargestellten Mitteln ebenfalls den Wert derjeni­ gen Bits des Eingabe-Steuerinformationsspeichers C_ES, die den auszulesenden Speicherblöcken zugeordnet sind. Sofern sämtliche Bits den Wert 1 aufweisen, werden der oder die Speicherblöcke über den Datenausgang DA des Eingabe-Speichers ES ausgelesen. Wenn nur ein einem der auszulesenden Speicher­ blöcke zugeordnetes Bit des Eingabe-Steuerinformationsspei­ chers C_ES den Wert 0 aufweist, wird die Leseprozedur entwe­ der gar nicht erst aufgenommen oder bei Erreichen des Spei­ cherblocks, dessen Bit den Wert 0 hat, abgebrochen. Da keine neuen Daten bereitstehen, wird die zweite Recheneinheit RE2 danach automatisch oder z. B. über eine Steuerleitung W01 in einen Wartezustand versetzt.

Wenn (nach einem erneuten Schreibzugriff des DMA-Kanals DMA_KAN) ein erstes oder sämtliche den auszulesenden Spei­ cherblöcken zugeordneten Bits des Eingabe-Steuerinformations­ speichers C_ES den Wert 1 aufweisen, wird der Wartezustand aufgehoben und die zugehörigen Speicherblöcke des Eingabe- Speichers ES werden von RE2 über den Datenausgang DA ausgele­ sen.

Unmittelbar nach dem Auslesen eines jeden Speicherblocks sub_1, sub_2, . ., sub_10 des Eingabe-Speichers ESD wird das zugehörige Bit e_si_1, e_si_2, . ., e_si_10 des Eingabe- Steuerinformationsspeicher C_ES auf den Wert 0 zurückgesetzt. Der zugehörige Speicherblock sub_1, sub_2, . ., sub_10 ist da­ mit wieder für das Einschreiben von Daten der ersten Rechen­ einheit RE1 freigegeben.

Die Datenübergabe in entgegengesetzter Richtung erfolgt in analoger Weise. Z. B. über eine Ausgabe-Steuerleitung AL teilt die erste Recheneinheit RE1 dem DMA-Kanal DMA_KAN eine Lese- Aufforderung betreffend einen oder mehrere Speicherblöcke (z. B. sub_5, sub_6, sub_7) des Ausgabe-Speichers AS mit. Der DMA-Kanal DMA_KAN erzeugt in der bereits beschriebenen Weise die entsprechenden Datenwort- bzw. Speicherblock-Adressen. Diese werden dem Adreß-Decoder AD_AS für den Ausgabe-Speicher AS über eine Adressleitung AL2 mitgeteilt. Der Adreß-Decoder AD_AS oder eine andere Einheit in der Schnittstelle IF überprüft, ob die zugehörigen Bits des Ausgabe-Steuerinforma­ tionsspeichers C_AS (nämlich e_so_5, e_so_6, e_so_7, siehe Fig. 2B) den Wert 1 aufweisen. Ist dies der Fall, wird der DMA-Kanal DMA_KAN z. B. über Aktivierung einer DMA-Leseauf­ forderung REQ_R aktiviert und die Daten der genannten Spei­ cherblöcke werden über eine Datenleitung DL3, den Zwischen­ speicher ZS_A und eine Datenleitung DL4 ausgelesen. Nach Aus­ lesen eines jeden Speicherblocks wird das dem Speicherblock zugeordnete Bit in dem Ausgabe-Steuerinformationsspeicher C_AS auf den Wert 0 zurückgesetzt.

Sofern eines der den auszulesenden Speicherblöcken sub_5, sub_6, sub_7 zugeordneten Register-Bits e_so_5, e_so_6, e_so_7 den Wert 0 aufweist, wird (gemäß einer der beiden be­ reits in Hinblick auf die Eingabe-Prozedur beschriebenen Mög­ lichkeiten) entweder nur dieser Speicherblock oder es werden sämtliche von der Lese-Aufforderung betroffenen Speicherblö­ cke nicht ausgelesen. Die Recheneinheit RE1 wird dann selbst­ tätig oder z. B. über eine Leitung W02 in einen Wartezustand versetzt, bis das entsprechende Bit den Wert 1 aufweist, d. h. der zugehörige Speicherblock und damit ggf. auch folgende Speicherblöcke ausgelesen werden können.

Um das Überschreiben von noch nicht ausgelesenen Speicherblö­ cken sub_1, sub_2, . ., sub_10 des Ausgabe-Speichers AS durch die zweite Recheneinheit RE2 auszuschließen, kann jeder Spei­ cherblock des Ausgabe-Speichers AS nur dann beschrieben wer­ den, wenn das zugehörige Bit des Ausgabe-Steuerinforma­ tionsspeichers C_AS den Wert 0 aufweist. Sobald ein Speicher­ block sub_1, sub_2, . ., sub_10 des Ausgabe-Speichers AS mit neuen Daten beschrieben ist, wird das zugehörige Bit des Aus­ gabe-Steuerinformationsspeichers C_AS auf den Wert 1 gesetzt. Der Speicherblock ist nun für einen Auslese-Zugriff freigege­ ben.

Fig. 3 zeigt ein Anwendungsbeispiel einer erfindungsgemäßen Datenübergabeeinrichtung in einem Turbo-Decodierer TDEC eines Mobilfunkempfängers. Der Turbo-Decodierer TDEC hat die Aufga­ be, ein senderseitig mit einem Turbo-Code fehlerschutzcodier­ tes und über einen gestörten Kanal (Luftschnittstelle) über­ tragenes Funksignal zu decodieren. Funktionselemente des Tur­ bo-Decodierers TDEC, die den in Fig. 1 dargestellten Elemen­ ten entsprechen, sind teilweise mit den gleichen Bezugszei­ chen wie in Fig. 1 versehen.

Die Erzeugung eines Turbo-Codes und Algorithmen für dessen Decodierung sind bekannt und beispielsweise in dem Buch "Ana­ lyse und Entwurf digitaler Mobilfunksysteme" von P. Jung, Stuttgart, B. G. Teubner, 1997, auf den Seiten 343 bis 368 be­ schrieben. Auf sie wird im folgenden nicht näher eingegangen. Generell kann jedoch gesagt werden, daß die Decodierung eines Turbo-Codes im Vergleich zu einem herkömmlichen Code einen ausgesprochen hohen Rechenaufwand erfordert und in einem Mo­ bilfunkempfänger mit begrenzten Energieresourcen aus diesem Grunde bisher nicht realisierbar war.

Der in Fig. 3 dargestellte Turbo-Decodierer TDEC umfaßt einen MAP-(Maximurn a-Posteriori-)Decodierer MAP_DEC, welcher ein Symbolschätzer ist, und mit dem Eingabe-Speicher ES und dem Ausgabe-Speicher AS ausgerüstet ist. Der MAP-Decodierer MAP_DEC entspricht der Recheneinheit RE2 in Fig. 1. Anstelle des MAP-Decodierers MAP_DEC kann z. B. auch ein Viterbi-Deco­ dierer vorgesehen sein.

Der MAP-Decodierer MAP_DEC ist über einen bidirektionalen Bus DB mit der Schnittstelle IF verbunden. Die Schnittstelle IF steht über zwei programmierbare DMA-Kanäle DMA_KAN1 und DMA_KAN2 mit einem DSP (entspricht der ersten Recheneinheit RE1) in Datenaustauschverbindung. Jeder der beiden DMA-Kanäle DMA_KAN1 und DMA_KAN2 ist wie der in Fig. 1 dargestellte DMA- Kanal aufgebaut, jedoch nur für eine Datentransferrichtung ausgelegt. Der Datenaustausch zwischen dem DSP und den DMA- Kanälen DMA_KAN1/2 wird über eine interne DSP-Schnittstelle IFD und Datenleitungen DD bewerkstelligt. Adreß- und Steuer- Daten werden über ein in Fig. 3 mit den Bezugszeichen DA und SL gekennzeichnetes Bussystem zwischen den DMA-Kanälen DMA_KAN1/2 und dem DSP ausgetauscht. Der DSP hat ferner über die interne Schnittstelle IFD Zugriff auf einen Speicher APR_RAM, in welchem temporär Daten abgelegt werden, die über die beiden DMA-Kanäle DMA_KAN1/2 zwischen dem DSP und dem MAP-Decodierer MAP_DEC ausgetauscht werden.

Die Arbeitsweise des Turbo-Decodierers TDEC ist folgenderma­ ßen. Der DSP nimmt ein von dem Mobilfunkempfänger detektier­ tes und demoduliertes Datensignal D in Form einer endlichen Folge aus Datensymbolen (z. B. Bits) entgegen. Die Datensym­ bolfolge D enthält die zu decodierenden Nutzdaten und Redun­ danzdaten, die bei der senderseitigen Turbo-Codierung den Nutzdaten hinzugefügt wurden. Die Aufgabe des Turbo-Deco­ dierers TDEC besteht darin, die senderseitig codierte Nutzin­ formation mit möglichst hoher Erfolgsquote (d. h. geringer Bit-Fehlerrate) zu rekonstruieren. Zu diesem Zweck werden im wesentlichen drei Datenverarbeitungsschritte benötigt, näm­ lich eine statistische Aufbereitung der Daten (zur Berück­ sichtigung der erlittenen Funkübertragungs-Kanalstörungen), eine Ver- und Entschachtelung der Daten und einen Berech­ nungsschritt für die (nährungsweise) Schätzung der Werte der einzelnen Datensymbole (Symbolschätzung).

Die genannten Schritte müssen mehrfach wiederholt ausgeführt werden, um zuverlässige Schätzwerte für die zu ermittelnden Datensymbole zu bestimmen. Die Verfeinerung der Schätzwerte erfolgt im Rahmen des Iterationsprozesses. Eine Iterations­ schleife umfaßt:

• - eine erste Symbolschätzung auf der Basis eines ersten Teils von Redundanzdaten (in MAP_DEC)
• - eine Verschachtelung der erzeugten ersten Schätzdaten (im DSP)
• - eine statistische Aufbereitung der verschachtelten Daten (im DSP)
• - eine zweite Symbolschätzung der statistisch aufbereite­ ten Daten mit einem zweiten Teil von Redundanzinformati­ on (in MAP_DEC)
• - eine Entschachtelung der erzeugten zweiten Schätzdaten (in DSP), und
• - eine statistische Aufbereitung der entschachtelten Daten (in DSP).

Die beim Durchlaufen einer Iterationsschleife erzeugten ent­ schachtelten zweiten Schätzdaten werden bei dem folgenden I­ terationsdurchlauf als Rückkoppel-Information verwendet und beim ersten Symbolschätzschritt berücksichtigt.

Nach einer vorgegebenen Anzahl von Iterationsdurchläufen (beispielsweise 5) werden die zweiten Schätzdaten als Ausga­ besignal U von dem DSP ausgegeben. Das erläuterte Iterations­ verfahren ist bekannt und z. B. in dem genannten Buch von P. Jung beschrieben.

Gemäß der vorhergehenden Beschreibung müssen bei der hier vorgeschlagenen Aufteilung der Berechnungsschritte auf den DSP und den MAP-Decodierer MAP_DEC innerhalb einer Iterati­ onsschleife vier Datenübergaben zwischen dem DSP und dem MAP- Decodierer MAP_DEC erfolgen. Der Datentransfer vom DSP zu dem MAP-Decodierer MAP_DEC wird über den ersten DMA-Kanal DMA_KAN1 abgewickelt und der Datentransfer vom MAP-Decodierer MAP_DEC zu dem DSP wird über den zweiten DMA-Kanal DMA_KAN2 abgewickelt.

Fig. 4A zeigt eine mögliche Belegung des Eingabe-Steuerinfor­ mationsspeichers C_ES bezüglich des DMA-Kanals DMA_KAN1 wäh­ rend der iterativen Turbo-Decodierung. Die den im Registerbe­ reich Y liegenden Steuerinformationsbits zugeordneten Spei­ cherblöcke des Eingabe-Speichers ES wurden von dem DMA-Kanal DMA_KAN1 mit neuen Daten (vom DSP) beschrieben und zur Pro­ zessierung für den MAP-Decodierer MAP_DEC bereitgestellt. Die den in den Registerbereichen X liegenden Steuerinformations bits zugeordneten Speicherblöcke des Eingabe-Speichers ES sind von dem MAP-Decodierer MAP_DEC entweder bereits ausgele­ sen worden oder von dem DMA-Kanal DMA_KAN1 noch nicht be­ schrieben worden.

Fig. 4B zeigt eine mögliche Belegung des Ausgabe-Steuerinfor­ mationsspeichers C_AS im Zusammenhang mit dem Datentransfer über den DMA-Kanal DMA_KAN1. Die den Steuerinformationsbits in den Registerbereichen Y zugeordneten Speicherblöcke des Ausgabe-Speichers AS sind Ausgabewerte des MAP-Decodierers MAP_DEC, die zum Abruf über den DMA-Kanal DMA_KAN2 bereitste­ hen. Speicherblöcke des Ausgabe-Speichers AS, die den Steuer­ informationsbits im Registerbereich X zugeordnet sind, wurden entweder bereits von dem DMA-Kanal DMA_KAN2 ausgelesen oder wurden von dem MAP-Decodierer MAP_DEC noch nicht berechnet und in den Ausgabe-Speicher AS geschrieben.

Die Fig. 4C und 4D zeigen weitere Beispiele für die Belegung der Eingabe- und Ausgabe-Steuerinformationsspeicher für einen der DMA-Kanäle DMA_KAN1/2 zur Erläuterung von Speicher­ zugriffsabläufen im Falle der Verwendung von zyklischen Ein­ gabe- und Ausgabe-Speichern ES, AS. Bei zyklischen Speichern erfolgen Lese- und Schreib-Zugriffe immer in aufsteigender oder abfallender Speicherblock-Reihenfolge, wobei in Richtung aufsteigender Speicherblöcke nach Erreichen des letzten Spei­ cherblocks sub_10 automatisch der Speicherblock sub_1 als nächster Speicherblock gelesen bzw. beschrieben wird und in Richtung abfallender Speicherblöcke nach Erreichen des ersten Speicherblocks sub_1 automatisch der Speicherblock sub_10 als nächster Speicherblock beschrieben bzw. ausgelesen wird. Die in dem Turbo-Decodierer TDEC eingesetzten Eingabe- und Ausga­ be-Speicher ES, AS sind vorzugsweise solche zyklischen Spei­ cher, da im Rahmen der Symbolschätzungen Vorwärtsrekursions- und Rückwärtsrekursionsläufe über mehrere benachbarte Daten­ blöcke zur Berechnung von Vorwärts- und Rückwärtsrekursions- Metrikwerten durchzuführen sind.

Gemäß Fig. 4C (Eingabe-Steuerinformationsspeicher C Es) sind die Speicherblöcke sub_1 und sub_7 bis sub_10 zur Abarbeitung in dem MAP-Decodierer MAP_DEC bereit. Dabei soll sich eine Vorwärtsrekursion stets nur über einen einzigen, nämlich den i-ten Speicherblock erstrecken, während sich eine Rückwärts­ rekursion ausgehend von dem i + 4-ten Speicherblock zurücklau­ fend bis auf den i-ten Speicherblock, d. h. über 5 Speicher­ blöcke, erstrecken soll.

Z. B. wird bei einer ersten Vorwärtsrekursion auf den dem Re­ gisterbereich YV zugeordneten Speicherblockbereich (d. h. den Speicherblock sub_7) zugegriffen. Da e_si_7 den Wert 1 hat, ist der Zugriff erfolgreich. Bei der anschließenden Rück­ wärtsrekursion sind die Speicherblöcke sub_1, sub_10, sub_9, sub_8 und sub_7 betroffen. Da sämtliche zugehörigen Steuerin­ formationsbits den Wert 1 aufweisen, ist auch der Zugriff im Rahmen der Rückwärtsrekursion erfolgreich.

Im nächsten Rekursionsschritt (nicht dargestellt) soll bei der Vorwärtsrekursion auf den Speicherblock sub_8 und bei der Rückwärtsrekursion auf die Speicherblöcke sub_2, sub_1, sub_10, sub_9 und sub_8 des Eingabe-Speichers ES zugegriffen werden. Während der Zugriff bei der Vorwärtsrekursion erfolg­ reich ist (da e_si_8 = 1), ist der Zugriff im Rahmen der Rückwärtsrekursion nicht erfolgreich, da e_si_2 = 0.

Folglich kann diese Rückwärtsrekursion nicht durchgeführt werden und der MAP-Decodierer MAP_DEC wird solange in einen Wartezustand versetzt, bis das Steuerinformationsbit e_si_2 auf den Wert 1 gesetzt wird.

Bei dem vorstehend beschriebenen Beispiel müssen die einzel­ nen Speicherblöcke sub_1, sub_2, . ., sub_10 aufgrund der Durchführung von Vorwärts- und Rückwärtsrekursionen mehrfach auslesbar sein. Demzufolge werden die Eingabe-Steuerinfor­ mationsbits e_si_1, e_si_2, . ., e_si_10 nicht bereits nach dem erstmaligen Auslesen des jeweiligen Speicherblocks, sondern erst nach Abarbeitung sämtlicher Vorwärts- und Rück­ wärtsrekursionen einer Metrikwerte-Berechnungsroutine auf den Wert 0 zurückgesetzt.

Das in Fig. 4D gezeigte Beispiel einer Speicherbelegung des Ausgabe-Steuerinformationsspeichers C_ES macht deutlich, daß der Schreib-Zugriff des MAP-Decodierers auf den Ausgabe- Speicher AS nicht mehr als 9 Speicherblöcke Vorsprung vor dem Auslese-Prozeß durch den DMA-Kanal DMA_KAN2 haben darf. Der Speicherblock sub_8 sei der nächste Speicherblock, der von dem DMA-Kanal DMA_KAN2 ausgelesen werden soll (was wegen e_so_8 = 1 möglich ist). Solange dies nicht geschehen ist, kann der MAP-Decodierer MAP_DEC zwar noch den Speicherblock sub_7, nicht jedoch den (noch ungelesenen) Speicherblock sub_8 mit neuen Daten beschreiben. Das heißt, daß der MAP- Decodierer MAP_DEC nach dem Beschreiben des Speicherblocks sub_7 in den Wartezustand versetzt wird.

Bei der in Fig. 4D dargestellten Speicherbelegung können die dem Registerbereich YV zugeordneten 9 Speicherblöcke sub_8 bis sub_10 sowie sub_1 bis sub_6 von dem DMA-Kanal DMA_KAN2 ausgelesen werden.

In entsprechender Weise ist bezüglich des Eingabe-Speichers ES sicherzustellen, daß das Einschreiben von Daten über den DMA-Kanal DMA_KAN1 mit einem Vorsprung von maximal 9 Spei­ cherblöcken vor dem Auslesen der Speicherblöcke durch den MAP-Decodierer MAP_DEC erfolgt.

Claims (10)

1. Einrichtung zur bidirektionalen Übergabe von Daten zwi­ schen einer ersten und einer zweiten Recheneinheit (RE1, RE2), wobei der zweiten Recheneinheit (RE2) ein mehrere Spei­ cherblöcke umfassender Eingabe-Speicher (ES) zur Entgegennah­ me von Ausgabedaten der ersten Recheneinheit (RE1) und ein mehrere Speicherblöcke (sub_1-10) umfassender Ausgabe-Spei­ cher (AS) zur Bereitstellung von Eingabedaten für die erste Recheneinheit (RE1) zugeordnet sind, mit

• - einem Eingabe-Steuerinformationsspeicher (C_ES) zur Spei­ cherung einer binären Steuerinformation (e_si_1-10) für je­ den Speicherblock (sub_1-10) des Eingabe-Speichers (ES),
• - einem Ausgabe-Steuerinformationsspeicher (C_AS) zur Spei­ cherung einer binären Steuerinformation (e_so_1-10) für je­ den Speicherblock (sub_1-10) des Ausgabe-Speichers (AS),
• - wenigstens einem DMA-Kanal (DMA_KAN) zum Schreiben der Aus­ gabedaten der ersten Recheneinheit (RE1) in den Eingabe- Speicher (ES) und zum Auslesen der Eingabedaten für die erste Recheneinheit (RE1) aus dem Ausgabe-Speicher (AS), wobei

der Zugriff auf die Eingabe- und Ausgabe-Speicher (ES, AS) derart geregelt ist,

• - daß der Schreibzugriff der ersten Recheneinheit (RE1) und der Lesezugriff der zweiten Recheneinheit (RE2) auf den Eingabe-Speicher (ES) in Abhängigkeit von der in dem Einga­ be-Steuerinformationsspeicher (C_ES) abgelegten Steuerin­ formation erlaubt oder verboten wird, und
• - daß der Schreibzugriff der zweiten Recheneinheit (RE2) und der Lesezugriff der ersten Recheneinheit (RE1) auf den Aus­ gabe-Speicher (AS) in Abhängigkeit von der in dem Ausgabe- Steuerinformationsspeicher (C_AS) abgelegten Steuerinforma­ tion erlaubt oder verboten wird.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet,

• - daß ein Schreibzugriff der ersten Recheneinheit (RE1) auf einen Speicherblock des Eingabe-Speichers (ES) nur dann er­ laubt ist, wenn sich die binäre Steuerinformation zu diesem Speicherblock in einem ersten Zustand befindet.

3. Einrichtung nach Anspruch 2, dadurch gekennzeichnet,

• - daß ein Lesezugriff der zweiten Recheneinheit (RE2) auf ei­ nen Speicherblock des Eingabe-Speichers (ES) nur dann er­ laubt ist, wenn sich die binäre Steuerinformation zu diesem Speicherblock in dem zweiten Zustand befindet.

4. Einrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,

• - daß ein Lesezugriff der ersten Recheneinheit (RE1) auf ei­ nen Speicherblock des Ausgabe-Speichers (AS) nur dann er­ laubt ist, wenn sich die binäre Steuerinformation zu diesem Speicherblock in einem ersten Zustand befindet.

5. Einrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,

• - daß ein Schreibzugriff der zweiten Recheneinheit (RE2) auf einen Speicherblock des Ausgabe-Speichers (AS) nur dann er­ laubt ist, wenn sich die binäre Steuerinformation zu diesem Speicherblock in dem zweiten Zustand befindet.

6. Einrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,

• - daß bei unterschiedlicher Speichergröße des Ausgabe- Speichers (AS) und des Eingabe-Speichers (ES) die Anzahl der Speicherblöcke in beiden Speichern identisch ist.

7. Einrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß

• - daß der Eingabe- und/oder Ausgabe-Speicher (ES, AS) zyk­ lische Speicher sind.

8. Einrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,

• - daß die erste Recheneinheit (RE1) ein digitaler Signalpro­ zessor und die zweite Recheneinheit (RE2) eine Hardeware- Logikschaltung sind.

9. Turbo-Decodierer für einen Mobilfunkempfänger, enthaltend eine oder mehrere Einrichtungen nach Anspruch 8.

10. Verfahren zur bidirektionalen Übergabe von Daten zwischen einer ersten und einer zweiten Recheneinheit, wobei der zwei­ ten Recheneinheit (RE2) ein mehrere Speicherblöcke (sub_1-10) umfassender Eingabe-Speicher (ES) zur Entgegennahme von Aus­ gabedaten der ersten Recheneinheit (RE1) und ein mehrere Speicherblöcke (sub_1-10) umfassender Ausgabe-Speicher (AS) zur Bereitstellung von Eingabedaten für die erste Rechenein­ heit (RE1) zugeordnet sind, und wobei eine binäre Steuerin­ formation (e_si_1-10) für jeden Speicherblock des Eingabe- Speichers (ES) in einem Eingabe-Steuerinformationsspeicher (C_ES) speicherbar und eine binäre Steuerinformation (e_so_1-­ 10) für jeden Speicherblock des Ausgabe-Speichers (AS) in ei­ nem einem Ausgabe-Steuerinformationsspeicher (C_AS) speicher­ bar sind, bei dem

• - in Abhängigkeit von der in dem Eingabe-Steuerinformations­ speicher (C_ES) abgelegten Steuerinformation (e_si_1-10) ein über einen DMA-Kanal (DMA_KAN) erfolgender Schreib­ zugriff der ersten Recheneinheit (RE1) und ein Lesezugriff der zweiten Recheneinheit (RE2) auf den Eingabe-Speicher (ES) erlaubt oder verboten wird, und
• - in Abhängigkeit von der in dem Ausgabe-Steuerinformations­ speicher (C_AS) abgelegten Steuerinformation (e_so_1-10) ein Schreibzugriff der zweiten Recheneinheit (RE2) und ein über einen DMA-Kanal (DMA_KAN) erfolgender Lesezugriff der ersten Recheneinheit (RE1) auf den Ausgabe-Speicher (AS) erlaubt oder verboten wird.