DE10003112C1 - Chip mit allseitigem Schutz sensitiver Schaltungsteile vor Zugriff durch Nichtberechtigte durch Abschirmanordnungen (Shields) unter Verwendung eines Hilfschips - Google Patents
Chip mit allseitigem Schutz sensitiver Schaltungsteile vor Zugriff durch Nichtberechtigte durch Abschirmanordnungen (Shields) unter Verwendung eines HilfschipsInfo
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Abstract
Es ist eine vertikal integrierte elektronische Schaltungsanordnung mit zumindest einem ersten Substrat (1) vorgesehen, auf dem eine elektronische Schaltung integriert angeordnet ist. Auf dessen einen Oberfläche ist zumindest eine erste elektrische Abschirmanordnung (3) aufgetragen. Es ist ein zweites Substrat (2) vorgesehen, auf dem das erste Substrat (1) angeordnet ist, wobei zwischen dem ersten und dem zweiten Substrat eine zweite elektrische Abschirmanrodnung (4) angeordnet ist.
Description
Die Erfindung betrifft eine vertikal integrierte elektroni
sche Schaltungsanordnung gemäß dem
Patentanspruch 1.
In der Mikroelektronik wird es zunehmend
notwendig, die in integrierten Schaltungen gespeicherten oder
auch dort verarbeiteten Daten vor dem Zugriff durch Nichtbe
rechtigte zu schützen. Um zu verhindern, daß dies geschieht
ist bereits bekannt, die Oberfläche mit einer Abschirmung zu
versehen. Hiermit wird, ähnlich wie bei einem Faraday-Käfig,
das Aussenden von elektromagnetischen Strahlung, die auf die
in der integrierten Schaltung gespeicherten bzw. verarbeite
ten Daten innerhalb der Rückschluß geben, zu verhindern.
Einschlägigen Kreisen gelingt es jedoch zunehmend die über
die Rückseite von Halbleiterchips abgestrahlte elektromagne
tische Strahlung zu erfassen und auszuwerten. Um dies zu ver
hindern, ist es notwendig, auch die Rückseite zu schützen, d. h.
einen Faraday-Käfig möglichst umfassend aufzubauen. Hierzu
wäre es notwendig, die Rückseite eines integrierten Schalt
kreises bzw. sogenannte Chips ebenfalls mit einer abschirmen
den elektrisch leitenden Struktur zu versehen. Damit sich ein
sogenannter Faraday-Käfig bildet, müßten die abschirmenden
Strukturen beider Seiten miteinander elektrisch verbunden
werden.
Hierbei ergibt sich die Schwierigkeit, daß das Vorsehen von
vertikal hindurchgehenden Kontaktierungen nur bei sehr dünnen
Substratmaterial des Chips leicht zu realisieren ist. Demge
genüber ist es schwierig einen derart dünnen Chip doppelsei
tig mit derzeit üblicher Technologie zu bearbeiten.
Der Erfindung liegt daher die Aufgabe zugrunde, eine inte
grierte elektronische Schaltungsanordnung vorzusehen, die mit
einfachen Mitteln möglichst vollständig abschirmbar ist.
Diese Aufgabe wird erfindungsgemäß durch eine Anordnung ge
löst, wie sie gemäß Patentanspruch 1 angegeben ist.
Durch
diese Anordnung ist es möglich, daß das erste Substrat aus
reichend dünn gestaltet werden kann, um eine Durchkontaktie
rung zu ermöglichen. Die zweite elektrische Abschirmanordnung
kann dann auf dem zweiten Substrat angeordnet werden, und
wird mittels einer Durchkontaktierung mit der ersten elektri
schen Abschirmanordnung verbunden. Auf diese Weise läßt sich
mit einfachen Mitteln eine ausreichende Abschrimung gewähr
leisten.
Da erstes und zweites Substrat unterschiedliche Qualität und
Größe aufweisen können, ist es möglich, für Anschlüsse nach
außen vorzusehene sogenannte Anschlußpads auf dem zweiten
Substrat anzuordnen. Dies befindet sich in diesem Fall auf
den größeren als zweites Substrat und ist aus einem preisgün
stigeren Material herstellbar, wenn auf diesen nur noch die
zweite elektrische Abschirmanordnung aufgetragen ist. Glei
ches trifft zu, wenn auf dem zweiten Substrat noch Leitungs
anordnungen aufgetragen sind.
Aus der DE 42 42 097 A1 ist es bekannt, eine
großflächige metallische Masseebene über eine
Durchkontaktierung anzuschließen.
Diese Anordnung ist nicht nur für die Verwendung der derzeit
meist gebräuchlichen Halbleitertechnik anwendbar, sondern
ebenfalls bei der derzeit sich im Entwicklungsstadium befind
lichen Polymertechnik. Hierbei handelt es sich um organische
Strukturen, die aus der dünnen Folie bestehen, und geeignet
sind, vergleichbare Elemente, wie Transistoren, Dioden, Wi
derstände, Kondensatoren etc. zu bilden.
Nachfolgend wird die Erfindung unter Bezugnahme auf die Figur
an einem Ausführungsbeispiel erläutert.
Beim ersten Substrat 1 ist eine elektrisch leitende abschir
mende Anordnung 3 aufgetragen. An der Oberfläche des Sub
strats 1 zur abschirmenden Anordnung 3 ist eine integrierte
Schaltung, die nicht dargestellt ist, ausgebildet.
Auf einem zweiten Substrat 2 ist eine zweite elektrische Ab
schirmanordnung 4 ausgebildet, auf der die Rückseite des er
sten Substrates 1 angeordnet ist. Die erste und die zweite
elektrische Abschirmanordnung sind über eine Durchkontaktie
rung 6 miteinander elektrisch leitend verbunden.
Das zweite Substrat 2 ist zumindest in einer Richtung größer
als das erste Substrat 1. Auf der überstehenden Fläche des
zweiten Substrates 2 ist ein Anschlußkontakt 5, ein sogenann
ter Pad vorgesehen. Dieser ist über eine nicht dargestellte
Leitungsanordnung über weitere nicht dargestellte vertikale
Durchkontaktierung mit der integrierten Schaltung im ersten
Substrat 1 verbunden.
Claims (4)
1. Vertikal integrierte elektronische Schaltungsanordnung
mit zumindest einem ersten Substrat (1), auf dem eine
elektronische Schaltung integriert angeordnet ist und auf
dessen einen Oberfläche zumindest eine erste elektrische
Abschirmanordnung (3) aufgetragen ist und einem zweiten
Substrat (2), auf dem das erste Substrat (1) angeordnet
ist, wobei zwischen dem ersten und dem zweiten Substrat
eine zweite elektrische Abschirmanordnung (4) angeordnet
ist.
2. Vertikal integrierte elektronische Schaltungsanordnung
nach Anspruch 1, wobei das zweite Substrat (2) eine größe
re Fläche als das erste Substrat (1) aufweist.
3. Vertikal integrierte elektronische Schaltungsanordnung
nach Anspruch 2, wobei auf dem Teil des zweiten Substrates
(2), das nicht vom ersten Substrat (1) bedeckt ist, An
schlußkontakte (5) für die vertikal integrierte Schal
tungsanordnung angeordnet sind.
4. Vertikal integrierte elektronische Schaltungsanordnung
nach einem der vorhergehenden Ansprüche, wobei die erste
und die zweite elektrische Abschirmanordnung miteinander
elektrisch verbunden sind.
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10337256A1 (de) * | 2002-11-21 | 2004-06-09 | Giesecke & Devrient Gmbh | Integrierte Schaltkreisanordnung und Verfahren zur Herstellung derselben |
US6919618B2 (en) | 2001-02-08 | 2005-07-19 | Infineon Technologies Ag | Shielding device for integrated circuits |
DE10251317B4 (de) * | 2001-12-04 | 2006-06-14 | Infineon Technologies Ag | Halbleiterchip |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101772775B (zh) * | 2007-08-02 | 2013-07-10 | Nxp股份有限公司 | 抗篡改半导体器件以及制造该抗篡改半导体器件的方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4242097A1 (de) * | 1992-12-14 | 1994-06-16 | Bosch Gmbh Robert | Anordnung zum elektromagnetischen Verträglichkeits(EMV)-Schutz von Hybridbauelementen |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3118298A1 (de) * | 1981-05-08 | 1982-12-02 | Gao Ges Automation Org | Ausweiskarte mit eingelagertem ic-baustein |
FR2512990B1 (fr) * | 1981-09-11 | 1987-06-19 | Radiotechnique Compelec | Procede pour fabriquer une carte de paiement electronique, et carte realisee selon ce procede |
FR2609820B1 (fr) * | 1987-01-20 | 1991-04-19 | Thomson Semiconducteurs | Dispositif de protection electromagnetique et electrostatique pour cartes electroniques et procede de realisation de ce dispositif |
JP2656416B2 (ja) * | 1991-12-16 | 1997-09-24 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法、並びに半導体装置に用いられる複合基板および複合基板の製造方法 |
DE19716102C2 (de) * | 1997-04-17 | 2003-09-25 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit mehreren Bauelementen und Verfahren zu deren Herstellung |
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2000
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Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4242097A1 (de) * | 1992-12-14 | 1994-06-16 | Bosch Gmbh Robert | Anordnung zum elektromagnetischen Verträglichkeits(EMV)-Schutz von Hybridbauelementen |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6919618B2 (en) | 2001-02-08 | 2005-07-19 | Infineon Technologies Ag | Shielding device for integrated circuits |
DE10105725B4 (de) * | 2001-02-08 | 2008-11-13 | Infineon Technologies Ag | Halbleiterchip mit einem Substrat, einer integrierten Schaltung und einer Abschirmvorrichtung |
DE10251317B4 (de) * | 2001-12-04 | 2006-06-14 | Infineon Technologies Ag | Halbleiterchip |
DE10337256A1 (de) * | 2002-11-21 | 2004-06-09 | Giesecke & Devrient Gmbh | Integrierte Schaltkreisanordnung und Verfahren zur Herstellung derselben |
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Publication number | Publication date |
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