DE10001118A1 - Verfahren zur Herstellung einer nicht-flüchtigen DRAM-Speicherzelle - Google Patents

Verfahren zur Herstellung einer nicht-flüchtigen DRAM-Speicherzelle

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DE10001118A1
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Walter Hartner
Guenther Schindler
Marcus Kastner
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    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Abstract

Bei der Herstellung einer DRAM-Speicherzelle mit Schalttransistor (2) und Speicherkondensator (3), enthaltend ein ferroelektrisches Dielektrikum (32) und Platinelektroden (31, 33a), wird auf die obere Elektrode (33a) mindestens im Bereich einer in einer Isolationsschicht (5) geformten Kontaktöffnung (51) eine leitfähige Schutzschicht (33b) aufgebracht, durch die Wolfram durch CVD in H¶2¶-Atmosphäre in die Kontaktöffnung (51) eingefüllt werden kann, ohne daß das Dielektrikum (32) durch den Wasserstoff unter katalytischer Mitwirkung des Platins reduziert wird.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements nach dem Oberbegriff der Patentansprü­ che 1 und 2. Insbesondere betrifft die vorliegende Erfindung ein Verfahren zur Herstellung einer nicht-flüchtigen Spei­ cherzelle mit einem Schalttransistor und einem Speicherkon­ densator, dessen Kondensatorplatten ein Platinmetall oder ein leitfähiges Oxid eines Platinmetalls enthalten und zwischen denen eine metalloxidhaltige Schicht, insbesondere eine fer­ roelektrische oder paraelektrische Schicht als Dielektrikum eingesetzt ist.
Konventionelle mikroelektronische Halbleiterspeicher-Bauele­ mente (DRAMs) bestehen im wesentlichen aus einem Auswahl- o­ der Schalttransistor und einem Speicherkondensator, in wel­ chem zwischen zwei Kondensatorplatten ein dielektrisches Ma­ terial eingefügt ist. Als Dielektrikum werden üblicherweise zumeist Oxid- oder Nitridschichten verwendet, die eine Die­ lektrizitätskonstante von maximal etwa 8 aufweisen. Zur Ver­ kleinerung des Speicherkondensators sowie zur Herstellung von nicht-flüchtigen Speichern werden "neuartige" Kondensatorma­ terialien (Ferroelektrika oder Paraelektrika) mit deutlich höheren Dielektrizitätskonstanten benötigt. Ein paar dieser Materialien sind in der Publikation "Neue Dielektrika für Gbit-Speicherchips" von W. Hönlein, Phys. Bl. 55 (1999), ge­ nannt. Zur Herstellung von ferroelektrischen Kondensatoren für Anwendungen in nicht-flüchtigen Halbleiterspeicher-Bau­ elementen hoher Integrationsdichte können z. B. ferroelektri­ sche Materialien, wie SrBi2(Ta,Nb)2O9 (SBT oder SBTN), Pb(Zr, Ti)O3 (PZT), oder Bi4Ti3O12 (BTO) als Dielektrikum zwischen den Kondensatorplatten eingesetzt werden. Es kann aber auch ein paraelektrisches Material, wie beispielsweise (Ba,Sr)TiO3 (BST), zum Einsatz kommen.
Die Verwendung dieser neuartigen Dielektrika, Ferroelektrika oder Paraelektrika stellt jedoch die Halbleiterprozeßtechno­ logie vor neue Herausforderungen. Zunächst lassen sich diese neuartigen Materialien nämlich nicht mehr mit dem traditio­ nellen Elektrodenmaterial polykristallines Silizium kombinie­ ren. Deshalb müssen inerte Elektrodenmaterialien, wie bei­ spielsweise Platinmetalle oder deren leitfähige Oxide (z. B. RuO2), eingesetzt werden. Der Grund hierfür liegt darin, daß nach dem Abscheiden des Ferroelektrikums dieses in einer Sau­ erstoffhaltigen Atmosphäre bei Temperaturen von etwa 550- 800°C gegebenenfalls mehrfach getempert ("konditioniert") werden muß. Zur Vermeidung von unerwünschten chemischen Reak­ tionen des Ferroelektrikums mit den Elektroden werden diese daher zumeist aus Platin oder einem anderen ausreichend tem­ peraturstabilen und inerten Material, wie einem anderen Pla­ tinmetall (Pd, Ir, Rh, Ru, Os), gefertigt.
Beim Aufbau einer DRAM-Speicherzelle gibt es im wesentlichen zwei verschiedene Strukturkonzepte, denen gemeinsam ist, daß der Schalttransistor in einer unteren Ebene unmittelbar auf dem Halbleitersubstrat geformt ist und der Speicherkondensa­ tor in einer oberen Ebene angeordnet ist, wobei beide durch eine dazwischenliegende Isolationsschicht voneinander ge­ trennt sind.
Gemäß dem ersten Strukturkonzept ("stacked cell") sind der Schalttransistor und der Speicherkondensator im wesentlichen direkt übereinander angeordnet, wobei die untere Elektrode des Speicherkondensators mit dem Drain-Gebiet des MOS- Transistors durch ein mit einem leitfähigen Material gefüll­ tes Kontaktloch ("plug") durch die Isolationsschicht elekt­ risch miteinander verbunden ist.
Gemäß dem zweiten Strukturkonzept ("offset cell") sind der Schalttransistor und der Speicherkondensator voneinander ver­ setzt angeordnet, wobei die obere Elektrode des Speicherkondensators durch zwei Kontaktlöcher mit dem Drain-Gebiet des MOS-Transistors elektrisch verbunden ist.
In Fig. 1 sind beide Strukturkonzepte einer konventionellen DRAM-Speicherzelle lediglich aus Gründen der vereinfachten Darstellung in einem einzigen Bauelement vereint dargestellt. Im folgenden wird die Bauelementstruktur zunächst anhand der "stacked cell" näher erläutert.
Auf einem Halbleitersubstrat 1 wird zunächst ein MOS-Transi­ stor 2 dadurch hergestellt, indem durch Dotierung ein Drain- Gebiet 21 und ein Source-Gebiet 23 gebildet werden, zwischen denen ein Kanal besteht, der durch ein über dem Kanal ange­ ordnetes Gate 22 in seiner Leitfähigkeit gesteuert werden kann. Das Gate 22 kann durch eine Wortleitung WL des Spei­ cherbauelements gebildet oder mit dieser verbunden sein. Das Source-Gebiet 23 ist mit einer Bit-Leitung BL des Speicher­ bauelements verbunden. Der MOS-Transistor 2 wird anschließend mit einer planarisierenden Isolationsschicht 4, üblicherweise aus einem Oxid wie SiO2, bedeckt. Auf dieser Isolations­ schicht 4 wird ein Speicherkondensator 3 geformt, indem zu­ erst eine untere Elektrode 31 aufgebracht und strukturiert wird, welche mit dem Drain-Gebiet 21 des MOS-Transistors 2 durch ein mit einem leitfähigen Material, wie polykristalli­ nes Silizium, gefülltes Kontaktloch 41 elektrisch verbunden ist. Auf die untere Elektrode 31 wird sodann eine dielektri­ sche Schicht 32 eines ferroelektrischen oder paraelektrischen Materials, beispielsweise durch MOCVD, abgeschieden, die das Kondensatordielektrikum bildet. Diese Schicht 32 reicht in lateraler Richtung unter Bildung einer Stufe über die untere Elektrode 31 hinaus und auf sie wird eine obere Elektrode 33 ganzflächig abgeschieden. Dieser laterale Seitenbereich der dielektrischen Schicht 32 und der oberen Elektrode 33 trägt zur Speicherkapazität bei. Die erhaltene Struktur wird schließlich wiederum von einer zweiten planarisierenden Iso­ lationsschicht 5, beispielsweise einer Oxidschicht wie SiO2, bedeckt. In diese wird ein weiteres Kontaktloch 51 geformt, durch die die obere Elektrode 33 des Speicherkondensators 3 mittels eines geeigneten leitfähigen Materials mit einem äu­ ßeren elektrischen Anschluß P (gemeinsame Kondensatorplatte) verbunden werden kann. Das Source-Gebiet 23 des MOS- Transistors 2 wird dadurch mit der Bit-Leitung BL verbunden, indem ein sich durch beide Isolationsschichten 4 und 5 erstreckendes Kontaktloch 45 gebildet und mit einem leitfähi­ gen Material gefüllt wird.
Bei der "offset cell"-Struktur wird ein eben solches, sich durch beide Isolationsschichten 4 und 5 erstreckendes Kon­ taktloch 46 gebildet, um das Drain-Gebiet 24 des MOS-Tran­ sistors mittels einer leitenden Querverbindung 8 und einem weiteren, sich durch die Isolationsschicht 5 erstreckenden Kontaktloch 52 mit der oberen Elektrode des Speicherkondensa­ tors verbunden.
Bei beiden Speicherzelltypen ist es somit erforderlich, die obere Elektrode 33 des Speicherkondensators 3 durch das in ein Kontaktloch eingefüllte leitfähige Material mit einem äu­ ßeren elektrischen Anschluß zu verbinden. Da bekannt ist, daß sich Wolfram (W) insbesondere bei kleinen Strukturgrößen gut dafür eignet, in einem CVD-Prozeß in derartige Kontaktlöcher eingefüllt zu werden, wird für hohe Speicherdichten standard­ mäßig ein Wolfram-CVD-Prozeß eingesetzt. Da jedoch die Wolf­ ram-Abscheidung in dem CVD-Prozeß in einer H2-haltigen Atmo­ sphäre abläuft und das Platin eine Eigenschaft als Katalysa­ tor aufweist, kommt es durch die Reduktion von BiOX zu einer Schädigung des unter der oberen Platin-Elektrode liegenden ferroelektrischen Materials SBT der dielektrischen Schicht 32. Für die anderen weiter oben genannten denkbaren Materia­ lien für die dielektrische Schicht 32 existieren analoge Me­ chanismen derartiger Schädigungen, die durch Wasserstoff und die Katalysatorwirkung des Platins oder des jeweils verwende­ ten Platinmetalls hervorgerufen werden. Durch diese Schädi­ gungen wird der mit den neuen dielektrischen Materialien an­ gestrebte Erfolg zumindest zum Teil wieder zunichte gemacht.
Es ist demgemäß die Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer DRAM-Speicherzelle anzugeben, bei welchem eine im Prozeßverlauf aufgebrachte ferroelektri­ sche oder paraelektrische Schicht eines Kondensatordielektri­ kums durch die weiteren Prozeßschritte im wesentlichen nicht beeinträchtigt wird. Insbesondere ist es eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer DRAM-Speicherzelle anzugeben, bei welchem die obere aus einem Platinmetall gefertigte Elektrode des Speicherkondensators derart durch ein mit Wolfram zu befüllendes Kontaktloch durch eine Isolationsschicht mit einem äußeren elektrischen Anschluß zu verbinden, daß die unter der oberen Elektrode liegende dielektrische Schicht im wesentlichen nicht beein­ trächtigt wird.
Diese Aufgaben werden durch die kennzeichnenden Merkmale der nebengeordneten Patentansprüche 1 oder 2 gelöst.
Beiden Ausführungsarten der vorliegenden Erfindung ist ge­ meinsam, daß die obere Elektrode des Speicherkondensators mindestens im Bereich des gegebenenfalls noch zu bildenden Kontaktloches der zweiten Isolationsschicht mit einer Schutz­ schicht bedeckt wird, durch die im wesentlichen verhindert wird, daß an der Grenzfläche zwischen der oberen Elektrode und der dielektrischen Schicht eine durch das Platinmetall katalysierte Reaktion zwischen Wasserstoff und denk Material der dielektrischen Schicht stattfinden kann.
Bei einer ersten Ausführungsart der vorliegenden Erfindung wird auf einem Halbleitersubstrat ein Schalttransistor ge­ formt, auf dem Schalttransistor wird eine erste Isolations­ schicht aufgebracht, auf die erste Isolationsschicht wird dann ein mit dem Schalttransistor gekoppelter Speicherkonden­ sator enthaltend eine untere und eine obere Elektrode und ei­ ne dazwischen abgeschiedene metalloxidhaltige Schicht aufge­ bracht, auf dem Speicherkondensator wird eine zweite Isolationsschicht aufgebracht, in die eine Kontaktöffnung für die elektrische Kontaktierung der oberen Elektrode mit einem äu­ ßeren Kontaktanschluß geformt wird, wobei nach dem Aufbringen der zweiten Isolationsschicht und der Ausbildung des Kontakt­ lochs in der zweiten Isolationsschicht eine leitfähige Schutzschicht auf die obere Elektrode aufgebracht wird und anschließend das Kontaktloch durch chemische Gasphasenab­ scheidung (CVD) unter Wasserstoff-Atmosphäre mit Wolfram ge­ füllt wird.
Gemäß einer zweiten Ausführungsart der vorliegenden Erfindung wird die leitfähige Schutzschicht bereits vor dem Aufbringen der zweiten Isolationsschicht im wesentlichen ganzflächig auf die obere Elektrode aufgebracht und vorzugsweise gemeinsam mit der oberen Elektrodenschicht mittels Photolithographie und Ätztechnik strukturiert. Nach dem Aufbringen der zweiten Isolationsschicht und dem Ausbilden des Kontaktlochs wird dieses dann durch chemische Gasphasenabscheidung (CVD) unter Wasserstoff-Atmosphäre mit Wolfram gefüllt. Da nach der Strukturierung der oberen Elektrodenschicht und der leitfähi­ gen Schutzschicht eine Nachtemperung durchgeführt werden muß, können für die leitfähige Schutzschicht bei dieser Ausfüh­ rungsart nur Materialien verwendet werden, die relativ hohen Temperaturen in O2-Atmosphäre widerstehen können. Hierbei kommen als Materialien beispielsweise WSi, IrOX, RhOX, RuOX, OsOX, SrRuO3, LaSrCoOX (LSCO) oder ein HT-Supraleiter (YBa2Cu3O7, . . .) in Frage.
Demgegenüber können bei der ersten Ausführungsart auch Mate­ rialien verwendet werden, die gegen hohe Temperaturen in O2- Atmosphäre nicht beständig sind, da in diesem Fall die leit­ fähige Schutzschicht erst nach der Strukturierung und Nach­ temperung der oberen Elektrodenschicht aufgebracht wird. Als Materialien können somit neben den oben genannten Materialien auch beispielsweise Nitride (WN, TaN, . . .) oder Carbide (WC, . . .) verwendet werden.
Bei der ersten Ausführungsart kann nach der Ausbildung der Kontaktöffnung die Schutzschicht zunächst ganzflächig aufge­ bracht werden, wobei die Kontaktöffnung mit der Schutzschicht ausgekleidet wird. Dann wird auf die Struktur mittels CVD Wolfram aufgebracht, so daß die Kontaktöffnung mit Wolfram aufgefüllt wird. Anschließend wird durch chemisch-mechani­ sches Polieren (CMP) die Schutzschicht und die Wolfram- Schicht außerhalb der Kontaktöffnung entfernt, so daß die zweite Isolationsschicht außerhalb der Kontaktöffnung wieder freigelegt ist.
Damit das Wolfram-Material in der Kontaktöffnung auf der Schutzschicht aufwächst, muß zuvor eine Nukleationsshicht, beispielsweise aus Titan oder Titannitrid oder eine Ti/TiN- Doppelschicht vor Abscheidung der leitfähigen Schutzschicht auf die obere Elektrodenschicht aufgebracht werden. Aufgrund der sehr hohen Affinität des Titan zum Sauerstoff, kommt es aufgrund der Nachbarschaft zu der leitfähigen Schutzschicht (z. B. IrOX) durch Diffusion zu einer Oxidation des Ti. Daher ist es vorteilhaft, folgende Schichtkombinationen zu verwen­ den: Pt/IrOX/Ir/Ti/TiN/W oder Pt/Ir/Ti/TiN/W oder Pt/IrOX/TiN/W.
Im folgenden werden die zwei Ausführungsarten der vorliegen­ den Erfindung anhand der Figuren näher erläutert. Es zeigen:
Fig. 1 eine Querschnittsansicht einer konventionellen DRAM-Speicherzelle in den beiden Speicherkonzepten;
Fig. 2A-C Querschnittsansichten einer erfindungsgemäß herge­ stellten DRAM-Speicherzelle nach einzelnen Verfah­ rensschritten gemäß der ersten Ausführungsart der vorliegenden Erfindung;
Fig. 3 eine Querschnittsansicht einer gemäß der zweiten Ausführungsart der vorliegenden Erfindung fertigge­ stellten DRAM-Speicherzelle.
In den Fig. 2A-C sind einzelne Verfahrensschritte der ersten Ausführungsart der vorliegenden Erfindung anhand von Quer­ schnittsansichten der entsprechenden Zwischenprodukte der DRAM-Speicherzelle dargestellt. Dabei sind jeweils sowohl ein "stacked cell"-Speicherbauelement als auch ein "offset cell"- Speicherbauelement auf einem gemeinsamen Halbleitersubstrat 1 ausgebildet dargestellt, wobei die beiden Speicherbauelemente mit einem gemeinsamen Source-Bereich 23 dargestellt sind. Dies ist lediglich aus Gründen der Einfachheit der Darstel­ lung beider Bauelementkonzepte innerhalb einer Figur erfolgt. Die Erfindung wird im wesentlichen anhand des "stacked cell"- Speicherbauelements erläutert, wobei nur für dieses in den Figuren Bezugszeichen vergeben worden sind. Die folgenden Ü­ berlegungen gelten jedoch analog für das "offset cell"- Speicherbauelement.
In dem Halbleitersubstrat 1 (z. B. Si) wird zunächst in an sich bekannter Weise ein MOS-Transistor 2 durch Ausbildung von Drain- und Source-Bereichen 21 und 23 und einem Gate 22 ausgebildet, welches den Kanal zwischen Drain und Source durch eine über die Wortleitung WL anliegende Spannung steu­ ert. Die Transistorstruktur wird anschließend durch Abschei­ dung einer Isolationsschicht 4, beispielsweise einer Oxid­ schicht wie SiO2, planarisiert. In dieser Isolationsschicht 4 wird ein Kontaktloch 41 geformt und mit einem leitfähigen Ma­ terial, wie polykristallines Silizium oder Wolfram, in einem CVD-Prozeß gefüllt. Dann wird auf der Isolationsschicht 4 ein Speicherkondensator 3 ausgebildet. Dabei wird zunächst ober­ halb des Kontaktlochs 41 eine untere Elektrode 31 aufge­ bracht, die eine der Speicherplatten des Speicherkondensators 3 bildet und mit dem Drain-Bereich 21 des Schalttransistors 2 durch das Kontaktloch 41 verbunden ist. Auf der unteren E­ lektrode 31 wird sodann eine dielektrische Schicht 32 abge­ schieden, die durch ein metalloxidhaltiges Material vorzugs­ weise durch ein Ferroelektrikum oder ein Paraelektrikum ge­ bildet ist. Als ferroelektrisches Material kann beispielswiese SrBi2 (Ta,Nb)2O9 (SBT oder SBTN), Pb(Zr,Ti)O3 (PZT) oder Bi4Ti3O12 (BTO) verwendet werden. Als paraelektrisches Materi­ al kann beispielsweise (Ba,Sr)TiO3 (BST) zum Einsatz kom­ men. Auf die dielektrische Schicht 32 wird anschließend eine obere Elektrode 33a abgeschieden und anschließend zusammen mit der dielektrischen Schicht 32 durch Photolithographie und Ätztechnik strukturiert. Die Abscheidung und Strukturierung der dielektrischen Schicht 32 und der oberen Elektrode 33a erfolgt vorzugsweise derart, daß beide Schichten sich zumin­ dest auf einer Seite der unteren Elektrode 31 in lateraler Richtung über diese hinaus erstrecken und in Form einer Stufe an der unteren Elektrode 31 anliegen.
Auf den Speicherkondensator 3 wird sodann eine zweite plan­ arisierende Isolationsschicht 5, beispielsweise eine Oxid­ schicht wie SiO2, aufgebracht. In diese und die darunterlie­ gende erste Isolationsschicht 4 wird ein durchgängiges Kon­ taktloch 45 geformt und mit einem leitfähigen Material, wie Wolfram oder polykristallinem Silizium, gefüllt, um den Sour­ ce-Bereich 23 mit einem externen Anschluß elektrisch zu ver­ binden.
In die zweite Isolationsschicht 5 wird anschließend eine Kon­ taktöffnung 51 geätzt, die bis zu der oberen Elektrode 33a des Speicherkondensators 3 reicht. Bei der "stacked cell" er­ folgt diese Formung der Kontaktöffnung 51 in dem Randbereich der oberen Elektrode 33a, während sie bei der "offset cell" in einem zentralen Bereich der oberen Elektrode 33a durchge­ führt wird.
Die so hergestellte Struktur wird dann ganzflächig mit einer leitfähigen Schutzschicht 33b beaufschlagt, die erfindungsge­ mäß dazu dient, bei der nachfolgenden CVD-Wolfram-Abscheidung einen schädigenden Einfluß des bei dem CVD-Verfahren vorhan­ denen Wasserstoffs auf die dielektrische Schicht 32 zu ver­ meiden. Als Material der leitfähigen Schicht 33b kann bei­ spielsweise IrOX oder WSi verwendet werden. Bei der vorliegenden Ausführungsart kommen jedoch theoretisch auch andere Materialien in Betracht, wie beispielsweise Nitride (WN, TaN, . . .) oder Carbide (WC, . . .). Jedenfalls muß die Wirkung der leitfähigen Schutzschicht 33b derart beschaffen sein, daß ei­ ne möglichst hohe Barrierewirkung gegenüber durchtretendem Wasserstoff erzielt wird und/oder eine möglichst große Ver­ ringerung der katalytischen, d. h. den Wasserstoff dissoziie­ renden Wirkung des Platins an seiner Oberfläche herbeigeführt wird. Beides führt dazu, daß an der gegenüberliegenden Grenz­ fläche zwischen der oberen Elektrode 33a und der dielektri­ schen Schicht 32 eine Schädigung des Materials der dielektri­ schen Schicht 32 unterdrückt wird.
Nach Abscheidung der leitfähigen Schutzschicht 33b, von der die Kontaktöffnung 51 ausgekleidet wird, wird zunächst auf die Schutzschicht 33b im Bereich der Kontaktöffnung 51 eine Nukleationsschicht aufgebracht, mittels der das Wolfram- Material im nachfolgenden Schritt aufwachsen kann. Als Nukleationsschicht kann z. B. eine Schicht aus Ti oder TiN o­ der eine aus beiden Materialien gebildete Doppelschicht ver­ wendet werden. Dann wird auf die gesamte Struktur Wolfram durch CVD abgeschieden, so daß schließlich eine die gesamte Struktur planar überdeckende Wolfram-Schicht 7 abgeschieden ist. Diese CVD-Abscheidung kann wie konventionell üblich un­ ter H2-Atmosphäre durchgeführt werden, da nunmehr die leitfä­ hige Schutzschicht 33b einen ausreichenden Schutz der die­ lektrischen Schicht 32 vor Beschädigung bildet.
In einem anschließenden Verfahrensschritt wird durch che­ misch-mechanisches Polieren (CMP) die außerhalb der Kontakt­ öffnung 51 aufgebrachte Schutzschicht 33b und Wolfram-Schicht 7 wieder abgetragen, so daß die zweite Isolationsschicht 5 in den Bereichen außerhalb der Kontaktöffnung 51 wieder nach au­ ßen freigelegt wird. Das Ergebnis dieses Verfahrensschritts ist in Fig. 2B dargestellt.
In Fig. 2C ist schließlich noch gezeigt, wie im letzten Ver­ fahrensschritt Leiterbahnen P und BL (Bit-Leitung), auf die Kontaktdurchführungen aufgebracht werden. In der "offset cell"-Struktur wird zusätzlich eine leitfähige Verbindung 8 von der Drain-Kontaktdurchführung bis zu der Kontaktdurchfüh­ rung für die obere Elektrode gelegt. Die Leiterbahnen und Verbindungen werden üblicherweise aus Aluminium gefertigt.
Eine zweite Ausführungsart der vorliegenden Erfindung wird anhand der Fig. 3 erläutert. Hier wird die leitfähige Schutz­ schicht 33b unmittelbar nach Abscheidung der Schicht für die obere Elektrode 33a auf diese aufgebracht und beide Schichten werden gemeinsam durch Photolithographie und Ätztechnik auf die für die obere Elektrode 33a gewünschte Größe und Form strukturiert. Anschließend wird auf die erhaltene Struktur die planarisierende Isolationsschicht 5 aufgebracht und es wird in die Isolationsschicht 5 die Kontaktöffnung 51 bis zu der leitfähigen Schutzschicht 33b geformt und in einem an­ schließenden CVD-Schritt mit Wolfram aufgefüllt.
Bei dieser Ausführungsart kann für die Schutzschicht 33b nur ein solches Material verwendet werden, welches einer relativ hohen Temperatur in O2-Atmosphäre widerstehen kann, da nach der Abformung und Strukturierung der Schichten 33a und 33b zumindest bei Verwendung von Platin für die Schicht 33a eine Nachtemperung unter den genannten Bedingungen durchgeführt werden muß. Somit kommen als leitfähige Materialien für die Schutzschicht 33b neben WSi, die Oxide IrOX, RhOX, RuOX, OsO0, SrRuO3, LaSrCoOX (LSCO), oder ein Hochtemperatur-Supraleiter (YBa2Cu3O7, . . .) in Frage.
Alternativ dazu kann auch nach Abscheidung der oberen Elekt­ rodenschicht 33a zunächst ein Temperschritt bei einer relativ hohen Temperatur, beispielsweise 600-800°C, durchgeführt wer­ den und anschließend kann die Schutzschicht 33b auf die obere Elektrodenschicht 33a abgeschieden werden und anschließend kann ein Temperschritt bei einer relativ niedrigen Temperatur, beispielsweise 500°C, durchgeführt werden. Dadurch wird im Ergebnis dieselbe Struktur wie in Fig. 3 hergestellt. Da jedoch die Schutzschicht 33b nur einer relativ niedrigen Tem­ peratur bei dem zweiten Temperschritt ausgesetzt ist, kann für sie eine größere Anzahl von Materialien eingesetzt wer­ den.
Bezugszeichenliste
1
Halbleitersubstrat
2
Schalttransistor
3
Speicherkondensator
4
erste Isolationsschicht
5
zweite Isolationsschicht
7
Wolfram-Schicht
8
Verbindungsanschluß
21
Drain-Gebiet
22
Gate
23
Source-Gebiet
24
Drain-Gebiet
31
untere Elektrode
32
dielektrische Schicht
33
obere Elektrode
33
a obere Elektrode
33
b Schutzschicht
41
erstes Kontaktloch
45
zweites Kontaktloch
46
Kontaktloch
51
Kontaktöffnung
52
Kontaktöffnung

Claims (21)

1. Verfahren zur Herstellung eines Halbleiterbauelements, bei welchem
  • - auf einem Halbleitersubstrat (1) ein Schalttransistor (2) geformt wird,
  • - auf dem Schalttransistor (2) eine erste Isolationsschicht (4) aufgebracht wird,
  • - auf die erste Isolationsschicht (4) ein mit dem Schalttran­ sistor (2) gekoppeltes Speicherkondensator (3) enthaltend eine untere (31) und eine obere Elektrode (33a) und eine dazwischen abgeschiedene metalloxidhaltige Schicht (32) aufgebracht wird,
  • - auf den Speicherkondensator (3) eine zweite Isolations­ schicht (5) aufgebracht wird, in die eine Kontaktöffnung (51) für die elektrische Kontaktierung der oberen Elektrode (33a) mit einem äußeren Kontaktanschluß (P) geformt wird, wobei
  • - die Elektroden (31, 33a) des Speicherkondensators (3) ein Platinmetall oder ein leitfähiges Oxid eines Platinmetalls enthalten,
dadurch gekennzeichnet, daß
  • - anschließend in der Kontaktöffnung (51) eine leitfähige Schutzschicht (33b) auf die obere Elektrode (33a) aufge­ bracht wird und anschließend
  • - die Kontaktöffnung (51) durch chemische Gasphasenabschei­ dung (CVD) unter Wasserstoff-Atmosphäre mit Wolfram gefüllt wird.
2. Verfahren nach dem Oberbegriff des Patentanspruchs 1, dadurch gekennzeichnet, daß
  • - vor dem Aufbringen der zweiten Isolationsschicht (5) eine leitfähige Schutzschicht (33b) mindestens im Bereich der zu formenden Kontaktöffnung (51) auf die obere Elektrode (33a) aufgebracht wird, und
  • - nach Aufbringen der zweiten Isolationsschicht (5) und for­ mung der Kontaktöffnung (51) diese durch chemische Gaspha­ senabscheidung (CVD) unter Wasserstoff-Atmosphäre mit Wolf­ ram gefüllt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß
  • - die Elektroden (31, 33a) Platin enthalten oder aus Platin bestehen.
4. Verfahren nach einem der Vorhergehenden Ansprüche, dadurch gekennzeichnet, daß
  • - das Material der dielektrischen Schicht (32) ein ferro­ elektrisches Material, insbesondere SrBi2(Ta,Nb)2O9 (SBT) oder SBTN), Pb(ZrTi)O3 (PZT) oder Bi4Ti3O12 (BTO) ist.
5. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
  • - das Material der dielektrischen Schicht (32) ein parae­ lektrisches Material, insbesondere (Ba,Sr)TiO3 (BST) ist.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
  • - die Schutzschicht (33b) durch eine der folgenden Materia­ lien gebildet ist: WSi, IrOX, RhOX, RuOX, OsOX, SrRuO3, LaSrCoOX (LSCO), ein Hochtemperatur-Supraleiter (YBa2Cu3O7, . . .), ein Nitrid (WN, TaN, . . .) oder ein Carbid (WC, . . .).
7. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß
  • - die Schutzschicht (33b) aus einem Material gebildet ist, das beständig gegen Temperaturen oberhalb 650°C in O2- Atmosphäre ist und insbesondere durch eines der folgenden Materialien gebildet ist: WSi, IrOX, RhOX, RuOX, OsOX, SrRuO3, LaSrCoOX (LSCO), ein Hochtemperatur-Supraleiter (YBa2Cu3O7, . . .).
8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
  • - nach der Ausbildung der Kontaktöffnung (51) die Schutz­ schicht (33b) ganzflächig auf die Struktur aufgebracht wird, dann ganzflächig Wolfram aufgebracht wird und an­ schließend durch chemisch-mechanisches Polieren (CMP) au­ ßerhalb der Kontaktöffnung (51) abgeschiedenes Material der Schutzschicht (33b) und Wolfram entfernt wird.
9. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß
  • - die obere Elektrode (33a) dadurch geformt wird, daß eine Schicht ihres Materials ganzflächig aufgebracht wird, dann die Schutzschicht (33b) im wesentlichen ganzflächig auf die Elektrodenschicht aufgebracht wird und anschließend beide Schichten gemeinsam durch Photolithographie und Ätztechnik strukturiert werden.
10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß
  • - nach der Ausbildung der ersten Isolationsschicht (4) in dieser ein erstes Kontaktloch (41) gebildet wird, durch das das Drain-Gebiet (21) des Schalttransistors (2) mit der un­ teren Elektrode (31) kontaktiert wird, und
  • - nach der Ausbildung der zweiten Isolationsschicht (5) ein durch diese und die erste Isolationsschicht (4) durchgehen­ des zweites Kontaktloch (45) gebildet wird, durch das das Source-Gebiet (23) des Schalttransistors (2) mit einem äu­ ßeren Kontaktanschluß (BL) kontaktiert wird ("stacked Cell")
11. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß
  • - nach der Ausbildung der zweiten Isolationsschicht (5) ein durch diese und die erste Isolationsschicht (4) durchgehen­ des erstes Kontaktloch gebildet wird, durch das das Source- Gebiet des Schalttransistors mit einem äußeren Kontak­ tanschluß kontaktiert wird, und
  • - nach der Ausbildung der zweiten Isolationsschicht ein durch diese und die erste Isolationsschicht durchgehendes zweites Kontaktloch gebildet wird, durch das das Drain-Gebiet mit einem äußeren Verbindungsanschluß (8) kontaktiert wird,
  • - nach der Ausbildung der zweiten Isolationsschicht ein durch diese durchgehendes drittes Kontaktloch gebildet wird, durch das die obere Elektrode mit dem Verbindungsanschluß (8) kontaktiert wird.
12. Halbleiterbauelement mit
  • - einem Halbleitersubstrat (1), auf welchem ein Schalttran­ sistor (2) geformt ist,
  • - einer auf dem Schalttransistor (2) aufgebrachten ersten I­ solationsschicht (4),
  • - einem auf der ersten Isolationsschicht (4) aufgebrachten, mit dem Schalttransistor (2) gekoppelten Speicherkondensa­ tor (3), der eine untere (31) und eine obere Elektrode (33a) und eine dazwischen abgeschiedene metalloxidhaltige Schicht (32) enthält,
  • - einer auf den Speicherkondensator (3) aufgebrachten zweiten Isolationsschicht (5), in dia eine Kontaktöffnung (51) für die elektrische Kontaktierung der oberen Elektrode (33a) mit einem äußeren Kontaktanschluß (P) geformt ist, wobei
  • - die Elektroden (31, 33a) des Speicherkondensators (3) ein Platinmetall oder ein leitfähiges Oxid eines Platinmetalls enthalten,
dadurch gekennzeichnet, daß
  • - in der Kontaktöffnung (51) zumindest auf der oberen Elekt­ rode (33a) eine leitfähige Schutzschicht (33b) aufgebracht ist, und
  • - die Kontaktöffnung (51) mit Wolfram gefüllt ist.
13. Halbleiterbauelement nach Anspruch 12, dadurch gekennzeichnet, daß
- in der Kontaktöffnung (51) die leitfähige Schutzschicht (33b) nur auf der oberen Elektrode (33a) aufgebracht ist.
14. Halbleiterbauelement nach Anspruch 12, dadurch gekennzeichnet, daß
  • - alle Innenwände der Kontaktöffnung (51) mit der leitfähigen Schutzschicht (33b) bedeckt sind.
15. Halbleiterbauelement nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß
  • - die Elektroden (31, 33a) Platin enthalten oder aus Platin bestehen.
16. Halbleiterbauelement nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, daß
  • - das Material der dielektrischen Schicht (32) ein ferro­ elektrisches Material, insbesondere SrBi2(Ta,Nb)2O9 (SBT) oder SBTN), Pb(ZrTi)O3 (PZT) oder Bi4Ti3O12 (BTO) ist.
17. Halbleiterbauelement nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, daß
  • - das Material der dielektrischen Schicht (32) ein parae­ lektrisches Material, insbesondere (Ba,Sr)TiO3 (BST) ist.
18. Halbleiterbauelement nach einem der Ansprüche 12 bis 17, dadurch gekennzeichnet, daß
  • - die Schutzschicht (33b) durch eine der folgenden Materia­ lien gebildet ist:
    WSi, IrOX, RhOX, RuOX, OsOX, SrRuO3, LaSrCoOX (LSCO), ein Hoch­ temperatur-Supraleiter (YBa2Cu3O7, . . .), ein Nitrid (WN, TaN, . . .) oder ein Carbid (WC, . . .).
19. Halbleiterbauelement nach einem der Ansprüche 12 bis 18, dadurch gekennzeichnet, daß
  • - ein erstes, mit einem leitfähigen Material gefülltes Kon­ taktloch (45) in der ersten Isolationsschicht (4) das Dram-Gebiet (21) des Schalttransistors (2) mit der unteren Elektrode (31) kontaktiert, und
  • - ein durch die erste (4) und die zweite Isolationsschicht (5) durchgehendes zweites, mit einem leitfähigen Material gefülltes Kontaktloch (45) das Source-Gebiet (23) des Schalttransistors (2) mit einem äußeren Kontaktanschluß (BL) kontaktiert ("stacked cell").
20. Halbleiterbauelement nach einem der Ansprüche 12 bis 18, dadurch gekennzeichnet, daß
  • - ein durch die erste (4) und die zweite Isolationsschicht (5) durchgehendes erstes, mit einem leitfähigen Material gefülltes Kontaktloch das Source-Gebiet des Schalttransis­ tors mit einem äußeren Kontaktanschluß kontaktiert, und
  • - ein durch die erste und die zweite Isolationsschicht durch­ gehendes zweites Kontaktloch das Dram-Gebiet mit einem äu­ ßeren Verbindungsanschluß (8) kontaktiert, und
  • - ein durch die zweite Isolationsschicht durchgehendes drit­ tes, mit einem leitfähigen Material gefülltes Kontaktloch die obere Elektrode mit dem Verbindungsanschluß (8) kontak­ tiert.
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