DD261863A1 - Verfahren und schaltungsanordnung zur auswahl eines mikrorechnermoduls in einem seriellen mikrorechnersystem - Google Patents

Abstract

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur Auswahl eines Mikrorechnermoduls in einem seriellen Mikrorechnersystem. Erfindungsgemaess erfolgt in jedem Datenverarbeitungsmodul eine selbstorganisierende durch das Datenformat definierte byteorientierte Steuerung des gesamten Datentransfers ausgehend von umgekennzeichneten Funktionsbloecken des Datenformates. Fig. 1

Description

Weiter sind Verfahren bekannt, bei denen die seriell einlaufenden Daten zunächst serien-parallel gewandelt und dann in die Datenverarbeitungseinrichtung eingegeben werden, desgleichen werden die von der Datenverarbeitungseinrichtung gesendeten Daten parallel ausgegeben und dann parallel-serien gewandelt (DE 2557896C2, DE 3404721). Nachteil bei solchen Verfahren ist, daß eine große Anzahl paralleler Datenverbindungen zwischen der Datenempfangseinrichtung und der Datenverarbeitungseinrichtung vorhanden sein muß. Es gibt Verfahren, bei denen eine Adressdecodierung in der Empfangseinrichtung vorhanden ist (DE 2557896C2), andere Verfahren sind bekannt, bei denen eine Adresse erst in der Datenverarbeitungseinrichtung decodiert wird (DE 3427350A1). Solche Verfahren haben den Nachteil, daß in allen in den seriellen Datenbus eingebundenen Datenverarbeitungseinrichtungen zuerst ein Interrupt ausgelöst wird, dann die Adresse decodiert wird, anschließend können nicht angesprochene Datenverarbeitungseinrichtungen ihr Programm fortsetzen. Es gibt weiter Verfahren, bei denen der Datenverkehr auf einem seriellen Datenbus durch besondere Steuerleitungen gesteuert wird DE 3426902C2, DE 2702209C2), solche Verfahren haben den Nachteil, daß die Steuerleitungen durch das gesamte Bussystem mitgeführt werden müssen. Ein weiterer Nachteil bestimmter Verfahren ist, daß sie ein langes Datenübertragungsprotokoll benötigen (DE 3427350A1) (DE 3427350).

Zur Datenübertragung werden bestimmte Zeichen benötigt, die den Datentransfer steuern, z. B. Beginn und Ende der Nachricht, wie SOT oder EOT. Alle außerhalb des Datensatzes zu übertragenden Zeichen, einschließlich der Adressierung und ähnl. dürfen aus Gründen der Eindeutigkeit und Vermeidung von Verwechslungsgefahr nicht im Datensatz erscheinen, so daß dieser um alle diese Zeichen eingeschränkt ist. Dieser Sachverhalt kann aus Kompatibilitäts- und anderen Gründen erheblichen zeitl.- und Programmierungsaufwand für die Datenübertragung bedeuten und ist deshalb ein entscheidender Nachteil beim Transfer.

Ziel der Erfindung

Ziel der Erfindung ist die Verringerung des Programmierungs- und zeitlichen Aufwandes beim Datentransfer.

Darlegung des Wesens der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, aufwandgering einen eindeutigen und fehlerfreien Datentransfer mit Adreßerkennung, einschließlich der Übertragung weiterer Informationen, ohne Einschränkung des Datensatzes für die Nachricht an den ausgewählten Mikrorechner zu ermöglichen.

Erfindungsgemäß wird diese Aufgabe bei einem Verfahren zur Auswahl eines Mikrorechnermoduls in einem seriellen Mikrorechnersystem, bei dem eine Anzahl derartiger Mikrorechnermodule als Datenverarbeitungsmodule über einen seriellen Bus aufgerufen und mindestens einer davon mit Adreßerkennung ausgewählt werden, wobei zu Beginn der Datenübertragung über den Bus eine Auswahladresse zum Vergleich mit der Adresse des Mikrorechnermoduls und nachfolgend Daten für den Mikrorechner gesendet werden, dadurch gelöst, daß zum Adreßvergleich ein erstes Übertragungsbyte ausschließlich mit der Auswahladresse ausgegeben wird, daß innerhalb des ersten Übertragungsbytes der Adreßvergleich erfolgt, nach dem unabhängig vom Ergebnis des Adreßvergleichers die Adreßerkennung- bzw. -auswertung blockiert wird, daß in einem zweiten Übertragungsbyte lediglich mikrorechnerunabhängige Steuerinformationen für den Datenverarbeitungsmodul und in einem dritten Übertragungsbyte ausschließlich eine Information über die Blocklänge des nachfolgenden Datensatzes für den adressierten Mikrorechner, die im Mikrorechnermodul unabhängig vom Ergebnis des Adreßvergleiches einen Zähivorgang mit der Blocklänge entsprechendem Zählumfang vorbereitet, gesendet werden, daß in den folgenden Übertragungsbytes der Datensatz für den adressierten Mikrorechner gesendet und seriell an den Mikrorechner übertragen wird, wobei mit jedem Datenwort des Datensatzes ein Zählschritt des entsprechend der Blocklänge des Datensatzes vorbereiteten Zählvorganges ausgelöst wird, und daß nach Abschluß der Übertragung des Datensatzes für den Mikrorechner mit Beendigung des durch das dritte Übertragungsbyte ausgelöste Blocklänge-Zählvorgangs die Blockierung der Adreßerkennung bzw. -auswertung aufgehoben wird.

Schaltungsanordnung zur Auswahl eines mit einem Mikrorechner ausgerüsteten Datenverarbeitungsmoduls in einem seriellen Mikrorechnersystem, bei dem eine Anzahl derartiger Mikrorechnermodule als Datenverarbeitungsmodule über einen seriellen Bus miteinander verbunden sind, mit einem an den Bus angeschlossenen Eingangsregister, einem Komparator zum Adreßvergleich der Auswahladresse im Eingangregister mit der Adresse des Mikrorechnermoduls und mit einer vom Komparator steuerbaren Torschaltung zwischen dem Bus und dem Eingang des Mikrorechners dadurch gelöst, daß eine Logik- und Zählschaltung vorgesehen ist, deren erster Eingang zur Beeinflussung der ersten Zählstufe mit dem Ausgang des Komparators und dessen erster ab Zählstufe „1" aktiver Ausgang mit dem Steuereingang der Torschaltung für den Eingang des Mikrorechners verbunden sind, daß an den Bus ein Empfangszähler angeschlossen ist, dessen erster Ausgang, an dem zu jedem Bit ein Signal ansteht, mit einem Steuereingang des Eingangsregisters und dessen zweiter Ausgang, an dem nach jedem Byte ein Signal ansteht, mit einem zweiten Eingang zur byteweisen Steuerung der Zählstufen der Logik- und Zählschaltung verbunden sind, daß der Ausgang des Eingangsregisters weiterhin mit einem Funktionsdekoder und mit einem Blocklängenzähler gekoppelt ist, dessen Ausgang auf einen Rücksetzeingang der Logik- und Zählschaltung geführt ist und daß von der Logik- und Zählschaltung ein zweiter nur während der ersten Zählstufe aktiver Ausgang an den Steuereingang einer dem Funktionsdekoder nachgeschalteten Torschaltung, ein dritter nur während der zweiten Zählstufe aktiver Ausgang an einen Ladeeingang des Blocklängenzählers, ein nach dem Laden des Blocklängenzählers aktiver vierter Ausgang mit einem Verriegelungseingang des Eingangsregisters und ein ab der dritten Zählstufe aktiver fünfter Ausgang mit einem Zähleingang des Blocklängenzählers in Verbindung stehen. Die Steuerung des Datentransfers zu einem Mikrorechner eines adressierten Datenverarbeitungsmoduls erfolgt nicht durch definierte mit zu übertragende Zeichen und Befehle, die z. B. den Datensatz kennzeichnen, sondern der Transfer mit Adreßerkennung, mit Übertragung des Datensatzes in serieller Form an den Mikrorechner sowie mit Übertragung weiterer Informationen erfolgt in einem definierten Transferregime, nach dem sowohl das Datenformat des Transfers geordnet ist und nach dem jeder Datenverarbeitungsmodul des seriellen Mikrorechnersystems zur Aufbereitung der Transferinformationen entsprechend der Bestimmung der einlaufenden Daten arbeitet. Der Datentransfer erfolgt byteweise, ohne daß jedoch die einzelnen Bytes eine Kennzeichnung für ihren jeweiligen Bestimmungszweck enthalten. Dieser

Bestimmungszweck ist in der Reihenfolge der Übertragungsbyte definitiv festgelegt. Das erste in das Eingangsregister einlaufende Übertragungsbyte dient ausschließlich der Adreßerkennung. Durch dieses Byte geht die Logik- und Zählschaltung von der Zählstufe „0" in die Zählstufe „1" über. Ab dieser Zählstufe werden die Adreßerkennung bzw.-auswertung blockiert und der Kanal vom Bus zum Mikrorechnereingang geöffnet. Außerdem wird nur für diese Zählstufe die dem Funktionsdekoder nachgeschaltete Torschaltung geöffnet. Das zweite im Eingangsregister erscheinende Byte wird somit in den Mikrorechner geladen und steht am Ausgang der besagten Torschaltung des Funktionsdekoders für weitere Aufgaben zur Verfugung. Nach dem zweiten Übertragungsbyte geht die Logik- und Zählschaltung in die Zählstufe „2" über (gesteuert vom Empfangszähler), so daß mit dem dritten im Eingangsregister erscheinenden Übertragungsbyte der Blocklängenzähler geladen wird (Anzahl der Datenwörter der nachfolgenden Nachricht an den Mikrorechner). Nach dem Laden des Blocklängenzählers wird das Eingangsregister von der Logik- und Zählschaltung für die nächsten Blöcke gesperrt. Außerdem geht die Logik- und Zählschaltung in die nächste Zählstufe über, in welcher die vom Empfangszähler gelieferten byteabhängigen Steuersignale der Nachricht für den Mikrorechner an den Blocklängenzähler ausgegeben werden und diesen im Zählstatus verändern. Nach vollständigem Einlesen der Nachricht in den Mikrorechner gibt der Blocklängenzähler ein Ausgangssignal, das die Logik- und Zählschaltung zurücksetzt in die Zählstufe „0", wodurch intern in der Logik- und Zählstufe die Adreßerkennung bzw. -auswertung freigegeben und das Eingangsregister wieder entriegelt werden.

Das nächste in das Eingangsregister einlaufende Übertragungsbyte dient wieder der Adreßerkennung über den Komperator. Auf diese Art und Weise wird die Verarbeitung der einzelnen Übertragungsbytes des Datentransfers durch die Logik- und Steuerschaltung, die wiederum selbst von den Übertragungsbytes gesteuert wird, organisiert und definitiv festgelegt, ohne daß hierzu Zeichen und Befehle erforderlich sind, um die der an den Mikrorechner zu übertragende Datensatz zu dessen Eindeutigkeit eingeschränkt wäre.

Ausführungsbeispiel

Die Erfindung soll nachstehend anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert werden. Es zeigen:

Fig. 1: Blockschaltbild der erfindungsgemäßen Schaltungsanordnung Fig.: Aufbau der Logik-und Zählschaltung 8

An den BUS eines Mikrorechnersystems, von dem in Fig. 1 einer der gleichartig aufgebauten Datenverarbeitungsmodule dargestellt ist, sind ein Eingangsregister 1, ein getakteter Empfangszähler 2, der Eingang einer Torschaltung 3 sowie der Ausgang eines Mikrorechners 4 angeschlossen. Über den BUS wird eine für diesen Datenverarbeitungsmodul bestimmte Nachricht gesendet. Das erste Byte dieser Nachricht ist ausschließlich für den Adreßvergleich bestimmt und wird zum Vergleich mit einer Stationsadresse 5 mittels eines Komparators 6 in das Eingangsregister 1 eingeschrieben. Das Einladen wird von einem ersten Ausgang 7 (an dem zu jedem Bit ein Signal ansteht) des Empfangszählers 2 gesteuert. Eine Logik- und Zählschaltung 8 befindet sich während des Adreßvergleiches in einer Zählstufe „0". Nach dem Adreßvergleich wird die Logik- und Zählstufe 8, entriegelt vom Komparator 6 über einen Eingang Ei und gesteuert vom Empfangszähler 2 in die Zählstufe „1" gesetzt, ab welcher die Adreßerkennung bzw.-auswertung blockiert wird. Außerdem wird ab Zählstufe „1" über einen Ausgang a die Torschaltung 3 entriegelt, so daß der Mikrorechner 4 eingangsseitig an den BUS angeschlossen ist. In dieser Zählstufe (und nur in dieser Zählstufe „1" ist ferner über einen Ausgang b eine Torschaltung 9 am Ausgang eines Funktionsdekoders 10 entriegelt. Das zweite in das Eingangsregister einlaufende Byte, das vom BUS unmittelbar in den Mikrorechner 4 gelangt, steht somit dekodiert an einem Ausgang A für Steuerfunktionen zur Verfügung. Nach diesem zweiten Byte wird die Logik-und Zählstufe 8 vom Empfangszähler 2 über dessen zweiten (byteorientierten) Ausgang 11 in die Zählstufe „2" gesetzt, in welcher über einen Ausgang cein Ladeeingang 12 eines Blocklängenzählers 13 aktiviert wird. Das dritte in das Eingangsregister 1 einlaufende Funktionsbyte setzt damit den Blocklängenzähler 13 auf einen Wert, der dem Byteumfang des nachfolgenden Datensatzes für den Mikrorechner 4 entspricht. Nach diesem Ladevorgang wird das Eingangsregister 1 von der Logik- und Zählstufe 8 über einen Ausgang d verriegelt, so daß die nachfolgenden Bytes des Datensatzes nicht in das Eingangsregister 1 eingelesen werden. Ab dem vierten Übertragungsbyte ist der Ausgang c der Logik- und Zählstufe 8 wieder inaktiv und jeder Impuls am Ausgang 11 des Empfangszählers 2 dekrementiert mit jedem Byte über einen Ausgang e der Logik- und Zählstufe 8 den Blocklängenzähler 13. Am Ende der Nachricht für den Mikrorechner 4 steht der Blocklängenzähler 13 wieder auf seinem Ausgangswert und gibt an seinem Ausgang ein Signal an einen Rücksetzeingang R der Logik- und Zählschaltung 8, wodurch diese in die Zählstufe „0" zurückgesetzt wird, ab der die Adreßerkennung bzw. -auswertung wieder aktiviert und das Eingangsregister 1 wieder entriegelt sind für den nächsten Datentransfer.

In Fig. 2 ist der innere Aufbau der Logik- und Zählschal ung 8 dargestellt. Zur Synchronisation der Schaltvorgänge werden die bei der asynchronen Datenübertragung jedem BytefolgendenStopbiti und Stopbit 2, die vom Empfangszähler 2 über den Eingang E₂ bereitgestellt werden, genutzt. Mit Erkennen der Adresse durch den Komparator 6 wird mit dem dem Adreßbyte folgenden Stop 1 über ein nur in der Zählstufe „0" entriegeltes UND-Glied 14 ein Flipflop 15 gesetzt, das über den Ausgang a die Torschaltung 3 (Fig. 1) öffnet und ein UND-Glied 16 vorbereitet. Mit „Stop 2" wird ein Zähler 17 von Stellung „0" in Stellung „1" geschaltet; damit ist eine weitere Bedingung für das UND-Glied 16 gegeben. Das folgende Funktionsbyte wird im Funktionsdekoder 10 (Fig. 1) entschlüsselt und mit dem diesem Byte folgenden „Stop 1" über das UND-Glied 16 und den Ausgang b wirksam. Das folgende „Stop 2" schaltet den Zähler 17 in Stellung „2", wodurch ein UND-Glied 18 vorbereitet ist. Mit dem dem Blocklängenbyte folgenden „Stop 1" wird über das UND-Glied 18 am Ausgang c das Signal „Load" gebildet, welches den Blocklängenzähler 13 (Fig. 1) lädt. Das folgende „Stop 2" schaltet den Zähler 17 in Stellung „3"; damit ist ein UND-Glied 19 vorbereitet. Gleichzeitig wird über einen Negator 20 und den Ausgang d (der im Eingangsregister 1 mit dem Ausgang 7 des Empfangszählers 2 verknüpft erst) das Eingangsregister 1 für die weiteren Funktionsbytes blockiert. Darüber hinaus werden durch verriegeln zweier UND-Glieder 21,22 der Einfluß von „Stop 1" auf das UND-Glied 14 sowie der Einfluß von „Stop 2" auf

den Zähler 17 unterbunden. Die nachfolgenden Datenbytes erzeugen mit ihrem „Stop 2" über UND-Glied 19 und Ausgang e das Zählsignal für den Blocklängenzähler 13 (Fig. 1). Über den Rücksetzeingang R wird der Zähler 17 auf den Zählerstand „0" und auch das Flipflop 15 zurückgeschaltet, wurde keine Adresse erkannt, so wird das Flipflop 15 nicht gesetzt, damit wird das Torsignal für die Torschaltung 3 (Fig. 1) nicht gebildet, und das UND-Glied 16 bleibt verriegelt. Der Ablauf im Zähler 17 sowie die Behandlung der Blocklängen erfolgt wie oben beschrieben.

Claims (2)

1. Verfahren zur Auswahl eines Mikrorechnermoduls in einem seriellen Mikrorechnersystem, bei dem eine Anzahl derartiger Mikrorechnermodule als Datenverarbeitungsmodule über einen seriellen Bus aufgerufen und mindestens einer davon mit Adreßerkennung ausgewählt werden, wobei zu Beginn der Datenübertragung über den Bus eine Auswahladresse zum Vergleich mit der Adresse des Mikrorechnermoduls und nachfolgend Daten für den Mikrorechner gesendet werden, gekennzeichnet dadurch, daß zum Adreßvergleich ein gutes Übertragungsbyte ausschließlich mit der Auswahladresse ausgegeben wird, daß innerhalb des ersten Übertragungsbytes der Adreßvergleich erfolgt, nach dem unabhängig vom Ergebnis des Adreßvergleichers die Adreßerkennung bzw. -auswertung blockiert wird, daß in einem zweiten Übertragungsbyte lediglich Steuerinformationen für den Datenverarbeitungsmodul und in einem dritten Übertragungsbyte ausschließlich eine Information über die Blocklänge des nachfolgenden Datensatzes für den adressierten Mikrorechner, die im Mikrorechnermodul unabhängig vom Ergebnis des Adreßvergleiches einen Zählvorgang mit der Blocklänge entsprechendem Zählumfang vorbereitet, gesendet werden, daß in den folgenden Übertragungsbytes der Datensatz für den adressierten Mikrorechners gesendet und seriell an den Mikrorechner übertragen wird, wobei mit jedem Datenwort des Datensatzes ein Zählschritt des entsprechend der Blocklänge des Datensatzes vorbereiteten Zählvorganges ausgelöst wird, und daß nach Abschluß der Übertragung des Datensatzes für den Mikrorechner mit Beendigung des durch das dritte Übertragungsbyte ausgelöste Blocklängen-Zählvorganges die Blockierung der Adreßerkennung bzw. -auswertung aufgehoben wird.

2. Schaltungsanordnung zur Auswahl eines Mikrorechnermoduls in einem seriellen Mikrorechnersystem, bei dem eine Anzahl derartiger Mikrorechnermodule als Datenverarbeitungsmodule über einen seriellen Bus miteinander verbunden sind, mit einem an den Bus angeschlossenen Eingangsregister, einem Komparator zum Adreßvergleich der Auswahladresse im Eingangsregister mit der Adresse des Mikrorechnermoduls und mit einer vom Komparator steuerbaren Torschaltung zwischen dem Bus und dem Eingang des Mikrorechners, gekennzeichnet dadurch, daß eine Logik- und Zählschaltung (8) vorgesehen ist, deren erster Eingang (E-i) zur Beeinflussung der ersten Zählstufe mit dem Ausgang des Komparators 6, dessen erster ab Zählstufe „1" aktiver Ausgang (a) mit dem Steuereingang der Torschaltung (3) für den Eingang des Mikrorechners verbunden ist, daß an den Bus ein Empfangszähler (2) ausgeschlossen ist, dessen erster Ausgang (7), an dem zu jedem Bit ein Signal ansteht, mit einem Steuereingang des Eingangsregisters (1) und dessen zweiter Ausgang (11), an dem nach jedem Byte ein Signal ansteht, mit einem zweiten Eingang (E₂) zur byteweisen Steuerung der Zählstufen der Logik- und Zählschaltung (8) verbunden sind, daß der Ausgang des Eingangsregisters (1) weiterhin mit einem Funktionsdekoder (10) und mit einem Blocklängenzähler (13) gekoppelt ist, dessen Ausgang auf einen Rücksetzeingang (R) der Logik- und Zählschaltung (8) geführt ist und daß von der Logik- und Zählschaltung (8) ein zweiter nur während der ersten Zählstufe aktiver Ausgang (b) an den Steuereingang einer dem Funktionsdekoder (10) nachgeschalteten Torschaltung (9), ein dritter nur während der zweiten Zählstufe aktiver Ausgang (c) an einen Ladeeingang (12) des Blocklängenzählers (13), ein nach dem Laden des Blocklängenzählers (13) aktiver vierter Ausgang (d) mit einem Verriegelungseingang des Eingangsregisters (1) und ein ab der dritten Zählstufe aktiver fünfter Ausgang (e) mit einem Zähleingang des Blocklängenzählers (13) in Verbindung stehen. . ♦

Hierzu 2 Seiten Zeichnungen

Anwendungsgebiet der Erfindung :

Die Erfindung dient zur Auswahl von mit Mikrorechnern ausgerüsteten über einen seriellen Bus miteinander in Verbindung stehenden Datenverarbeitungsmodulen. Damit sollen Steuerungen mit bi-oder unidirektional gekoppelten Rechnern durchgeführt werden, von denen jeweils mindestens einer durch eine Adresse, welche am Anfang einer Datenübertragung gesendet wird, ausgewählt und zum Datenempfang bzw. zum Senden eigener Daten aufgefordert wird, z. B. für Roboter- und Fertigungssteuerungen, intelligente Überwachungsanlagen usw.

Charakteristik des bekannten Standes der Technik

Es sind Verfahren bekannt, bei denen Datenverarbeitungseinrichtungen über serielle Busse gekoppelt sind, wobei die Datenübertragung sowohl unidirektional (Ringanordnung) (DE 3427350A1) als auch bidirektional (DE 3441930A1) erfolgt.