DD231672A1 - Schaltungsanordnung fuer eine systembusverlaengerung - Google Patents

Abstract

Das Anwendungsgebiet der Erfindung ist die digitale Datenverarbeitung in Mehrrechnersystemen. Das Ziel der Erfindung besteht darin, ein Mehrrechnersystem unter Nutzung der vorteilhaften Buseigenschaften zu erweitern und insbesondere schnelle Uebertragungen zu sichern. Aufgabe der Erfindung ist es, eine Systembusverlaengerung zur Kopplung einer Masterkassette mit einer entfernt angeordneten Slavekassette, die Interrupt zur Masterkassette senden kann, zu schaffen. Busuebertragungen erfolgen nach dem Master/Slave-Handshake-Prinzip. Bei multimaster-faehigem Systembus ist Busarbitration vorgesehen. Zur Loesung der Aufgabe ist ein am Systembus der Masterkassette steckender und Einheiten zur Statusbildung und zur Verlaengerungsaktivierung enthaltender Busempfaenger ueber ein Uebertragungskabel mit einem am Systembus der Slavekassette steckenden und Einheiten zur Statusuebernahme, zur Synchronisation und Bussteuerung enthaltender Bustreiber verbunden. Das Uebertragungskabel fuehrt Multiplexleitungen fuer Daten und Adressen, Interruptleitungen, Statusleitungen, eine Verlaengerungs-Aktivierungs-Leitung, eine Datenfreigabesteuerleitung und eine Buszugriffs-Quittungs-Leitung. Figur

Description

Titel der Erfindung

Schaltungsanordnung für eine Svsteinbusverlangerung

Anwendungsgebiet der Erfindung

Die Erfindung bezieht sich auf das Gebiet der digitalen Datenverarbeitung in Mehrrechnersystemen, insbesondere auf eine Schnittstelle zwischen entfernt zueinander angeordneten Systemteilen.

Charakteristik der bekannten technischen Lösungen

Zur Verbindung eines Rechners mit mehreren, räumlich entfernt angeordneten Datenstationen, die selbst Rechenänlagen sein können, ist eine "Schaltungsanordnung für eine Schnittstelle zur seriellen Datenübertragung" (WP 208 254) bekannt.

Diese dient der seriellen Datenübertragung zwischen einem Masterrechner und einer Vielzahl asynchron arbeitender Slaverechner. Der Datenverkehr zwischen dem Masterrechner und einem aus η angeschlossenen Slaverechner erfolgt im Master/Slave-Handshakebetrieb. Die Steuerung der Datenübertragung obliegt dem Masterrechner in Verbindung mit der erfindungsgemäßen Schaltungsanordnung, dargestellt in der Patentschrift zu WP 208 254. Anforderungesbefehle von dem Masterrechner gelangen über eine Parallel-Ein-/Ausgabeeinheit, über einen Demultiplexer und den

adressierten Kanal an einen bestimmten Slaverechner. Ein Bestätigungssignal sendet der Slaverechner über eine Anmeldetorschaltung an die Parallel-Ein-/Ausgabeeinheit zum Masterrechner zurück. Der Datenverkehr vollzieht sicti, indem Sendedaten des adressierten Slaverechners über den adressierten Kanal auf den Multiplexer gegeben werden, der die Sendedaten an die Seriell-Ein-/Ausgabeeinheit durchschaltet, die diese an den Systembus des Masterrechners legt. Umgekehrt werden Daten von der Seriell-Ein-/Ausgabeeinheit über den Demultiplexer und den adressierten Kanal an den bestimmten Slaverechner gesendet. Die bekannte Lösung ermöglicht den Anschluß mehrerer Slaverechner über eine Entfernung bis zu 200 m an einen Masterrechner. Die serielle Übertragung von Steuersignalen und Daten ist zeitaufwendig. Eine derartige Schnittstelle ist für besondere Aufgaben anwendbar, bei denen es sich nicht in erster Linie um zeitkritische Probleme handelt. Die Schnittstelle ist außerdem insbesondere zum Anschluß einer großen Anzahl Slaverechner über größere Entfernungen vorgesehen.

Schnelle parallele Bussysteme sind die Grundlage für leistungsfähige Mehrrechnersysteme. Im Beitrag "Ein dezentraler fairer Busarbiter" von G. Färber, Elektronik 1980, Heft 8, S. 65/68 ist ausgeführt, in welcher Weise mehrere Rechner einen Systembus benutzen, ura untereinander sowie mit am gleichen Bus angebrachten Speichermodulen Daten auszutauschen. Ein Bussystem wird als.multimaster-fähig bezeichnet, wenn jeder Rechnermasterarm Systembus sein kann. Wollen mehrere Master gleichzeitig auf den Bus zugreifen entsteht ein Konflikt, der mittels eines Buszuteilungssystems gelöst werden muß. Sogenannte Busarbiter weisen jedem Busteilnehmer nach einem festgelegten Prioritätsschema nach deren Anforderung den Bus zu.

Ein Beispiel für ein multimaster-fähiges Bussystem stellt der AMS-Bus dar, der alle wesentlichen funktioneilen und Zeitspezifikationen des IEEE 796 - Bus (MULTIBUS) erfüllt.

Am Systembus können mehrere Master asynchron mit unterschiedlicher

Geschwindigkeit arbeiten. Bei gleichzeitigem Buszugriff mehrerer Master erfolgt Busarbitration. Busanforderungen werden synchron zu einem vom Master bereitgestellten Bustakt bearbeitet. Neben Mastereinheiten sind Slaveeinheiten am Systembus angeschlossen wie beispielsweise Speicher. Busübertragungen zwischen Master und Slave werden vom Master initiiert und ausgeführt unter Verwendung von Handshake-Signalen. Ein Slave ist bei der Durchführung einer Busübertragung von der Masterinstruktion abhängig. Slaveeinheiten können auch einen multimaster-fähigen Systembus nicht kontrollieren. Eine Buskontrolle ist nur durch einen Master möglich, da dieser Adreß- und Steuerleitungen treiben kann. Bedingt durch mechanische und elektrische Parameter und Festlegungen zur gedruckten Rückverdrahtung verfügt der AMS-Bus über 21 Steckplätze. Eine Beschränkung der Erweiterbarkeit des Bussystems ergibt sich auch aus den Bedingungen der Busarbitration. Da nur eine Busübertragung pro Zeiteinheit erfolgt, müssen die anderen Prozessoren auf das Freiwerden des Busses warten.

Ziel der Erfindung

Das Ziel der Erfindung besteht darin, ein Mehrrechnersystem unter Nutzung der vorteilhaften Buseigenschaften und trotz technologischer Beschränkungen zu erweitern und insbesondere schnelle Übertragungen von und zu den angeschlossenen Einheiten zu sichern, um die Systemgeschwindigkeit zu verringern.

Darlegung des Wesens der Erfindung

Aufgabe der Erfindung ist es, eine Schaltungsanordnung für eine Systembusverlängerung zur Kopplung einer Masterkassette mit einer entfernt angeordneten Slavekassette, die einen Interrupt zur Masterkassette senden kann, zu schaffen.

Bei multimaster-fähigem Systembus ist Busarbitration vorgesehen, und Busübertragungen erfolgen nach dem Master/Slave-Handshake-Prinzip.

Die Aufgabe wird erfindungsgemäß dadurch gelöst, daß ein am System-

bus der Masterkassette steckender und Einheiten zur Statusbildung und zur Verlängerungsaktivierung enthaltender Busempfänger über Multiplexleitungen für Daten und Adressen, Interruptleitungen, Statusleitungen, eine Verlängerungs-Aktivierungs-Leitung, eine Datenfreigabesteuerleitung und eine Buszugriffs-Quittungs-Leitung führendes Übertragungskabel mit einem am Systembus der Slavekassette steckenden und Einheiten zur Statusübernahme, zur Synchronisation und Bussteuerung enthaltenden Bustreiber verbunden ist.

Innerhalb des Busempfängers sind Masterbussteuerleitungen an einen Statusencoder, an einen mit dem Adreßbus der Masterkassette verbundenen Adreßbereichsdecoder und an eine Logikeinheit zur Übergabe eines Buszugriffs-Quittungssignals an den Mastersystembus geführt. Ausgänge sind durch den Adreßdecoder gesteuerten und mit Statussignalen des Statusencoders beaufschlagten"ersten Statustores sind mit den Statusleitungen verbunden. Ein weiterer Ausgang des Adreßbereichsdecoders ist mit der Verlängerungs-Aktivierungs-Leitung verbunden.

Innerhalb des Bustreibers sind die Statusleitungen an eine Verknüpfungseinheit und über ein Statusregister und ein nachgeschaltetes zweites Statustor an einen Buscontroller und parallel dazu an einen Busarbiter zum Anschluß an den Systembus der Slavekassette geführt. Ein Taktgenerator ist mit einer ersten, einer zweiten Synehronisationsschaltung und mit Takteingängen des Buscontrollers und des Burarbiters verbunden. An die erste und zweite Synehronisationsschaltung sind die Verlängerungs-Aktivierungs-Leitung und ein Ausgang der Verknüpfungseinheit geführt. Die zweite Synehronisationsschaltung ist mit einem Zyklusendesignal beaufschlagt und über ihren Ausgang mit einem Steuereingang des zweiten Statustores verbunden. Ein Ausgang der ersten Synehronisationsschaltung ist mit einem Steuereingang des Statusregisters verbunden. Ein Buszugriffs-Quittungssignal der Slavekassette wird über eine Verzögerungsschaltung auf die Buszugriffs-Quittungsleitung gelegt. Bidirektionale Datentreiber des Busempfängers und des ßustreibers sind zur Datenfreigabesteuerung mit einem Steuerausgang des Buscontrollers

verbunden.

Die Systembusverlängerung ist auf verschiedene Weise zur Erweiterung eines Mehrrechnersystems einsetzbar. Die Masterkassette ist über X Busempfänger, X Verbindungskabel und X Bustreiber mit X Slavekassetten sternförmig verbindbar: Eine Masterkassette und mehrere Slavekassetten sind über Busempfanger, Verbindungskabel und Bustreiber untereinander in Reihe verbindbar. Die Entfernung zwischen den Kassetten kann bis zu zehn Metern betragen. Die Informationsübertragung erfolgt parallel. Nur die Masterkassette hat Zugriff auf die Slavekassetten. Die Masterkassette führt Ein-/Ausgabeoperationen an Eingabe/Ausgabe-Toren und Lese-/Schreiboperationen an Speichern im Bereich der Slavekassetten aus. Slavekassetten können Rechner enthalten und müssen dann multimasterfähig sein. Sie haben keinen Zugriff auf die Masterkassette, verfügen aber über die Möglichkeit der Interruptanforderung. Die Datenübertragungen erfolgen von System - zu Systembus.

Die Masterkassette kann erst auf die Slavekassette zugreifen, wenn sie den Slave-Systembus erhalten hat. Zur Organisation der Buszuteilung ist der Busarbiter innerhalb des Bustreibers vorgesehen. Dieser wird allgemein über Status- und Taktsignale synchronisiert.

Statussignale werden innerhalb des Busempfängers aus den Masterbussteuersignalen mittels Statusencoder gebildet und asynchron zum Bustreiber gesendet. Zur Aktivierung der Systembusverlängerung ist gleichzeitig ein Verlängerungs-Aktivierungs-Signal gebildet und zum Bustreiber gesendet worden.

Die Synchronisation der Statussigriale erfolgt erst innerhalb des Bustreibers durch einen mittels eines Taktgenerators erzeugten Takt. Durch die von zwei Synchronisationsschaltungen gebildeten Steuersignale wird der Status an den Busarbiter und den Buscontroller angelegt. Der ßusarbiter gibt taktsynchron den Buscontroller frei, wenn er den Slave-Systembus erhalten hat. Der Buscontroller decodiert den Status und bildet die entsprechenden

Befehlssignale zum Betreiben des Slave-Commandbusses.

Der Buszyklus des Masters auf der Masterkassette wird beendet, wenn ihn das Buszugriffs-Quittungs-Signal der Slavekassette erreicht.

Ausführungsbeispiel

Die Erfindung wird anhand einer Zeichnung näher erläutert. Diese zeigt eine Ausführungsform der erfindungsgemäßen Schaltungsanordnung für eine Systembusverlängerung.

Bezugnehmend darauf ist innerhalb des Busempfängers BVEE der Datentreiber DTM an den Datenbus DATM der Masterkassette angeschlossen. Der Commandbus COMM des Masters ist an den Statusencoder EN, den Adreßbereichsdecoder DEC und die das Buszugriffs-Quittungs-Signal XACKM für den Master sendende Logikeinheit L geführt. Der am Adreßbus ADR neben dem Adreßtreiber ATM angeschlossene Adreßbereichsdecoder DEC führt dem Bustreiber BVET ein Verlängerungs-Aktivierungs-Signal BDEN/ und dem mit den Statusleitungen SO, Sl, S2 vom Statusencoder EN beaufschlagten Statustor TOR 1 ein Steuersignal zu. Über das Kabel K werden Multiplexleitungen zwischen den Koppeleinheiten Kl und K2, die Datenfreigabesteuerleitung, Statusleitungen, die Verlängerungs-Aktivierungs-Leitung und die Buszugriffs-Quittungs-Leitung geführt. Statusleitungen sind mit dem Statusregister SR und der Verknüpfungseinheit SV verbunden. Statussignale werden von dem Statusregister SR an das Statustor TOR 2 und von diesem parallel an den Buscontroller CON und den Busarbiter AR gelegt. Die mit dem Steuereingang des Statusregisters SR verbundene Synchronisationsschaltung SYN 1 verknüpft das am Ausgang der Verknüpfungseinheti SV anliegende Status-Aktivitäts-Signal S, das Signal BDEN/ und den Takt CLK vom Taktgenerator TG. Das Steuersignal für das Statustor TOR 2 wird von der Synchronisationsschaltung SYN 2 aus den Signalen S, CLK, BDEN/ und einem Zyklusendesignal ZE gebildet. Takteingänge des Buscontrollers CON und ßusarbiters AR sind mit dem Takt CLK beaufschlagt. Der Datentreiber DTS ist mit dem Datenbus DATS der Slavekassette, der Bus-

controller CON mit dem Commahdbus COMS und der Busarbiter AR mit dem Steuerbus ARB verbunden. Der Busarbiter AR ist mit dem Buscontroller CON über die Adreßfreigabesignalleitung AEN/ verbunden und dieser über die Datenfreigabesignalleitung DEN mit Steuereingängen der Datentreiber DTM, DTS.

Ausgänge des Adreßtreibers ATM und Aus-/Eingänge des Datentreibers DTM sind an die Koppeleinheit Kl geführt und Eingänge des Adreßtreibers ATS und Ein-/Ausgänge des Datentreibers DTS an die Koppeleinheit K2, da die Übertragung von Daten und Adressen über das Kabel zeitmultiplex verläuft. Ein Steuereingang des Adreßtreibers ATS ist mit dem Adreßfreigabesignal AEN/ vom Busarbiter AR beaufschlagt. Die ßuszugriffs-Quittungs-Leitung XACKS der Slavekassette ist an die Verzögerungsschaltung V geführt.

Der Ablauf einer Busübertragung zwischen Master- und Slavekassette verläuft in folgender Weise.

Die Übertragung kann erst beginnen, wenn die anfordernde Master-CPU den Systembus erhalten hat. Die Zuteilung wird von einem nicht dargestellten Busarbiter entschieden. Bei Freigabe des Systembusses aktiviert dieser einen Buscontroller.

Die Master-CPU legt die Adresse des gewünschten Speicherplatzes oder Tores auf den Adreßbus ADR und bei Ausgabeoperationen die Daten auf den Datenbus DATM. Aus Statussignalen der Master-CPU bildet der nicht dargestellte Buscontroller Befehlssignale für den Comraandbus COMM, die sich auf die Art der auszuführenden Operationen beziehen. :

Wird die anliegende Adresse mittels Adreßbereiohsdecoder DEC codiert, ist der Zielort der Datenübertragung bekannt. Liegt dieser innerhalb der Slavekassette, so wird das BDEN/-Signal am Ausgang des Adreßbereichsdecoders DEC bei gleichzeitig mit der Adresse anliegendem Steuersignal vom Commandbus Comra aktiv, und die Systembusverlängerung wird aktiviert.

Der Statusencoder EN bildet durch entsprechende ODER-Verknüpfungen der Steuersignale des Mastersystembusses MWTC, MRDC, IOWC, IORC, INTA für Speicher- und Tor-Schreiben/Lesen den Status SO, Sl, S2 zurück. Dieser wird über das Statustor TOR 1 zum Bustreiber BVET durchgeschaltet.

Der Status SO, Sl, S2 liegt am Eingang des Statusregisters SR an und wird taktsynchron zum Takt CLK des Bustreibers BVET in dieses eingeschrieben, wenn das BDEN/-Signal und das S-Signal am Ausgang der Verknüpfungseinheit SV aktiv High an der Synchronisationsschaltung anliegen. Das Statustor TOR 2 stellt den Status entsprechend der geforderten Zeitbedingungen des Busarbiters AR und Buscontrollers CON bereit und wird dementsprechend durch die Synchronisationsschaltung SYN 2 gesteuert. Durch Aktivierung eines Zyklusendesignals ZE wird das Statustor TOR 2 gesperrt.

Ist am Slavesystembus kein Rechner angeschlossen, besitzt der Busarbiter AR immer den Bus, und der Buscontroller CON beginnt sofort mit dem Buszyklus. Anderenfalls muß der Busarbiter AR den Bus erst erhalten. Nach Erhalt des Slavesystembusses gibt der Busarbiter AR ein Adreßfreigabesignal AEN/ aus, das einerseits den Buscontroller CON und andererseits den Adreßtreiber ATS aktiviert. Der Buscontroller CON beginnt einen Ein-/bzw. Ausgabezyklus. Mit seinem ALE-Signal erfolgt die Übernahme der Adresse. Gleichzeitig wird der Adreßtreiber ATM inaktiv bis zur Beendigung der Datenübertragung. Die Datentreiber DATM, DATS werden durch das DEN-Signal des Buscontrollers geschaltet, bei DEN-Signal High werden sie aktiv. Die Datentreiberrichtung auf dem Bustreiber BVET wird durch ein Signal des Buscontrollers CON umgeschaltet. Das der auszuführenden Datenoperation entsprechende Steuersignal auf dem Commandbus COMS wird vom Buscontroller CON aktiviert und die Operation ausgeführt.

Das Ende eines Zyklusses wird durch das Buszugriffs-Quittungs-Signal XACKS eingeleitet. Dieses wird in Abhängigkeit von der Länge der Übertragungsstrecke über die Verzögerungsschaltung V

verzögert und zur Masterkassette weitergeleitet. Dieser beendet den Zyklus durch Inaktivierung der Statusleitungen. Bei einem Lesezyklus wird durch ein inaktives S-Signal durch die Synchronisationsschaltung SYN 1 das Statustor TOR 2 gesperrt. Der Buscontroller CON setzt sein Steuersignal auf dem Commandbus COMS high, woraufhin das Buszugriffs-Quittungssignal XACKS zurückgesetzt wird.

Ein Schreibzyklus wird von der Masterkassette beendet. Der Zyklus der Slavekassette wird aber niasterkassettenabhängig vom Buscontroller CON gesteuert. Um zu verhindern, daß die Masterkassette ihre Datentreiber vorzeitig inaktiviert, wird das Signal XACKS in zwei Stufen verzögert. Damit wird zuerst der Zyklus des Buscontrollers CON beendet, bevor die Masterkassette ihren Zyklus beenden kann.

Mit der erfindungsgemäßen Lösung ist der Anschluß systetnerweiternder Slavekassetten an die das Mehrrechnersystem umfassende Masterkassette gegeben.. Die Slavekassetten können trotz Ste-ckplatzlimitierung an den Systembus über die Busverlängerung angeschlossen werden und dabei räumlich entfernt angeordnet sein. Die parallele ßusübertragung gewährleistet einen schnellen Zugriff zu den Slavekassetten.

Claims (4)

10 Erf indungsanspruch

1. Schaltungsanorndung für eine Systembusverlängerung zur Kopplung einer Masterkassette mit einer entfernt angeordneten Slavekassette, die einen Interrupt zur Masterkassette senden kann, wobei bei multimaster-fähigem Systembus Busarbitration vorgesehen ist und Busübertragungen nach dem Master/Slave-Handshake-Prinzip erfolgen, gekennzeichnet dadurch, daß ein am Systembus der Masterkassette steckender und Einheiten zur Statusbildung und zur Verlangerungsaktivierung enthaltender Busempfänger (BVEE) über Multiplexleitungen für Daten und Adressen, Interruptleitungen, Statusleitungen, eine Verlängerungs-Aktivierungs-Leitung, eine Datenfreigabesteuerleitung und eine Buszugriffs-Quittungs-Leitung führendes Übertragungskabel (K) mit einem am Systembus der Slavekassette steckenden und Einheiten zur Statusübernahme, zur Synchronisation und Bussteuerung enthaltenden Bustreiber (BVET) verbunden·ist.

2. Schaltungsanordnung nach Punkt 1, gekennzeichnet dadurch, daß innerhalb des Busempfängers (BVEE) Masterbussteuerleitungen an einen Statusencoder (EN), an einen mit dem Adreßbus der Masterkassette verbundenen Adreßbereichsdecoder (DEC) und an eine Logikeinheit (L) zur Übergabe eines Buszugriffs-Quittungs-Signals an den Mastersystembus geführt sind, daß Ausgänge eines durch den Adreßbereichsdecoder (DEC) gesteuerten und mit Statussignalen des Statusencoders (EN) beaufschlagten ersten Statustores (TOR 1) mit den Statusleitungen verbunden sind und daß ein weiterer Ausgang des Adreßbereichsdecoders (DEC) mit der Verlängerungs-Aktivierungs-Leitung verbunden ist, daß innerhalb des Bustreibers (BVET) die Statusleitungen an eine Verknüpfungseinheit (SV) und über ein Statusregister (SR) und ein nachgeschaltetes zweites Statustor (TOR 2) an einen Buscontroller (CON) und parallel dazu an eine Busarbiter (AR) zum Anschluß an den Systembus der Slavekassette geführt sind, daß' ein Taktgenerator (TG) mit einer ersten, einer zweiten Synchronisationsschaltung (SYN 1, SYN 2) und Takteingängen des Buscontrollers (CON) und Busarbiters (AR) verbunden ist, daß

an die:erste und zweite Synchronisationsschaltung (SYN 1, SYN 2) die Verlängerungs-Aktivierungs-Leitung und ein Ausgang der Verknüpfungseinheit (SV) geführt sind, daß die zweite Synchronisationsschaltung (SYN 2) mit einem Zyklusendesignal (ZE) beaufschlagt wird und über ihren Ausgang mit einem Steuereingang des zweiten Statustores (TOR 2) verbunden ist, daß ein Ausgang der ersten Synchronisationsschaltung (SYN 1) mit einem Steuereingang des Statusregisters (SR) verbunden ist, daß ein Buszugriffs-Quittungssignal der Slavekassette über eine Verzogerungschaltung (V) auf die Buszugriffs-Quittungs-Leitung gelegt wird,.daß bidirektionale Datentreiber (DTM, DTS) des ßuserapfängers (BVEE) und des Bustreibers (BVET) zu deren Freigabesteuerung mit einem Steuerausgang (CON) verbunden sind.

3. Schaltungsanordnung nach den Punkten 1, 2, gekennzeichnet dadurch, daß eine Masterkassette über X an ihrem Systembus angeordnete Busempfänger (BVEE) und X Verbindungskabel (K) sternförmig über X Bustreiber (BVET) mit X Slavekassetten verbindbar ist.

4. Schaltungsanordnung nach den Punkten I₁ 2, gekennzeichnet dadurch, daß eine Masterkassette über Busempfänger (BVEE), Verbindungskabel (K) und Bustreiber (BVET) mit einer Reihe hintereinander geschalteter und über Busempfänger, Verbindungskabel und Bustreiber miteinander gekoppelter Slavekassetten verbindbar ist.

- Hierzu ein Blatt Zeichnungen -