DD231672A1

DD231672A1 - CIRCUIT ARRANGEMENT FOR A SYSTEM BUS EXTENSION

Info

Publication number: DD231672A1
Application number: DD27137484A
Authority: DD
Inventors: Frieder Herklotz; Jochen Bonitz; Wolfgang Lauck; Gerd Hofmann
Original assignee: Numerik Karl Marx Veb
Priority date: 1984-12-21
Filing date: 1984-12-21
Publication date: 1986-01-02
Also published as: DD231672B1

Abstract

Das Anwendungsgebiet der Erfindung ist die digitale Datenverarbeitung in Mehrrechnersystemen. Das Ziel der Erfindung besteht darin, ein Mehrrechnersystem unter Nutzung der vorteilhaften Buseigenschaften zu erweitern und insbesondere schnelle Uebertragungen zu sichern. Aufgabe der Erfindung ist es, eine Systembusverlaengerung zur Kopplung einer Masterkassette mit einer entfernt angeordneten Slavekassette, die Interrupt zur Masterkassette senden kann, zu schaffen. Busuebertragungen erfolgen nach dem Master/Slave-Handshake-Prinzip. Bei multimaster-faehigem Systembus ist Busarbitration vorgesehen. Zur Loesung der Aufgabe ist ein am Systembus der Masterkassette steckender und Einheiten zur Statusbildung und zur Verlaengerungsaktivierung enthaltender Busempfaenger ueber ein Uebertragungskabel mit einem am Systembus der Slavekassette steckenden und Einheiten zur Statusuebernahme, zur Synchronisation und Bussteuerung enthaltender Bustreiber verbunden. Das Uebertragungskabel fuehrt Multiplexleitungen fuer Daten und Adressen, Interruptleitungen, Statusleitungen, eine Verlaengerungs-Aktivierungs-Leitung, eine Datenfreigabesteuerleitung und eine Buszugriffs-Quittungs-Leitung. FigurThe field of application of the invention is the digital data processing in multi-computer systems. The aim of the invention is to expand a multi-computer system using the advantageous bus characteristics and in particular to secure fast transmissions. The object of the invention is to provide a Systembusverlaengerung for coupling a master cartridge with a remote slave cartridge that can send interrupt to the master cartridge. Bus transfers are made according to the master / slave handshake principle. For multimaster-capable system bus bus arbitration is provided. In order to solve the problem, a bus receiver connected to the system bus of the master cartridge and containing units for status formation and extension activation is connected via a transmission cable to a bus driver plugged into the system bus of the slave cartridge and to status acquisition, synchronization and bus control units. The transmission cable carries data and address multiplex lines, interrupt lines, status lines, an extension enable line, a data enable control line, and a bus access acknowledge line. figure

Description

Titel der ErfindungTitle of the invention

Schaltungsanordnung für eine SvsteinbusverlangerungCircuit arrangement for a Svsteinbusverlangerung

Anwendungsgebiet der ErfindungField of application of the invention

Die Erfindung bezieht sich auf das Gebiet der digitalen Datenverarbeitung in Mehrrechnersystemen, insbesondere auf eine Schnittstelle zwischen entfernt zueinander angeordneten Systemteilen.The invention relates to the field of digital data processing in multi-computer systems, in particular to an interface between remote system parts.

Charakteristik der bekannten technischen LösungenCharacteristic of the known technical solutions

Zur Verbindung eines Rechners mit mehreren, räumlich entfernt angeordneten Datenstationen, die selbst Rechenänlagen sein können, ist eine "Schaltungsanordnung für eine Schnittstelle zur seriellen Datenübertragung" (WP 208 254) bekannt.To connect a computer with a plurality of spatially remote data stations, which may be itself Rechenbehlagen, a "circuit arrangement for an interface for serial data transmission" (WP 208 254) is known.

Diese dient der seriellen Datenübertragung zwischen einem Masterrechner und einer Vielzahl asynchron arbeitender Slaverechner. Der Datenverkehr zwischen dem Masterrechner und einem aus η angeschlossenen Slaverechner erfolgt im Master/Slave-Handshakebetrieb. Die Steuerung der Datenübertragung obliegt dem Masterrechner in Verbindung mit der erfindungsgemäßen Schaltungsanordnung, dargestellt in der Patentschrift zu WP 208 254. Anforderungesbefehle von dem Masterrechner gelangen über eine Parallel-Ein-/Ausgabeeinheit, über einen Demultiplexer und denThis serves for serial data transmission between a master computer and a plurality of asynchronously operating slave computers. The data traffic between the master computer and a slave computer connected from η takes place in master / slave handshake mode. The control of data transmission is incumbent on the master computer in conjunction with the circuit arrangement according to the invention, shown in the patent specification for WP 208 254. Request commands from the master computer via a parallel input / output unit, via a demultiplexer and the

adressierten Kanal an einen bestimmten Slaverechner. Ein Bestätigungssignal sendet der Slaverechner über eine Anmeldetorschaltung an die Parallel-Ein-/Ausgabeeinheit zum Masterrechner zurück. Der Datenverkehr vollzieht sicti, indem Sendedaten des adressierten Slaverechners über den adressierten Kanal auf den Multiplexer gegeben werden, der die Sendedaten an die Seriell-Ein-/Ausgabeeinheit durchschaltet, die diese an den Systembus des Masterrechners legt. Umgekehrt werden Daten von der Seriell-Ein-/Ausgabeeinheit über den Demultiplexer und den adressierten Kanal an den bestimmten Slaverechner gesendet. Die bekannte Lösung ermöglicht den Anschluß mehrerer Slaverechner über eine Entfernung bis zu 200 m an einen Masterrechner. Die serielle Übertragung von Steuersignalen und Daten ist zeitaufwendig. Eine derartige Schnittstelle ist für besondere Aufgaben anwendbar, bei denen es sich nicht in erster Linie um zeitkritische Probleme handelt. Die Schnittstelle ist außerdem insbesondere zum Anschluß einer großen Anzahl Slaverechner über größere Entfernungen vorgesehen.addressed channel to a specific slave computer. An acknowledgment signal is sent back to the slave computer via a registration gate circuit to the parallel input / output unit to the master computer. The data traffic is performed by transmitting data of the addressed slave computer via the addressed channel to the multiplexer, which switches the transmission data to the serial input / output unit, which applies this to the system bus of the master computer. Conversely, data is sent from the serial I / O unit via the demultiplexer and the addressed channel to the particular slave computer. The known solution allows the connection of several slave computers over a distance up to 200 m to a master computer. The serial transmission of control signals and data is time consuming. Such an interface is applicable to particular tasks that are not primarily time-critical issues. The interface is also intended in particular for connecting a large number of slave computers over greater distances.

Schnelle parallele Bussysteme sind die Grundlage für leistungsfähige Mehrrechnersysteme. Im Beitrag "Ein dezentraler fairer Busarbiter" von G. Färber, Elektronik 1980, Heft 8, S. 65/68 ist ausgeführt, in welcher Weise mehrere Rechner einen Systembus benutzen, ura untereinander sowie mit am gleichen Bus angebrachten Speichermodulen Daten auszutauschen. Ein Bussystem wird als.multimaster-fähig bezeichnet, wenn jeder Rechnermasterarm Systembus sein kann. Wollen mehrere Master gleichzeitig auf den Bus zugreifen entsteht ein Konflikt, der mittels eines Buszuteilungssystems gelöst werden muß. Sogenannte Busarbiter weisen jedem Busteilnehmer nach einem festgelegten Prioritätsschema nach deren Anforderung den Bus zu.Fast parallel bus systems are the basis for powerful multi-computer systems. In the article "A Decentralized Fair Busarbiter" by G. Färber, Electronics 1980, No. 8, p. 65/68, it is stated how several computers use a system bus to exchange data among themselves and with memory modules attached to the same bus. A bus system is said to be multi-master capable if each computer master can be system bus. If several masters want to access the bus at the same time, a conflict arises which must be resolved by means of a bus allocation system. So-called Busarbiter assign each bus subscriber to the bus according to a specified priority scheme according to their request.

Ein Beispiel für ein multimaster-fähiges Bussystem stellt der AMS-Bus dar, der alle wesentlichen funktioneilen und Zeitspezifikationen des IEEE 796 - Bus (MULTIBUS) erfüllt.An example of a multimaster-capable bus system is the AMS bus, which fulfills all essential functional and time specifications of the IEEE 796 bus (MULTIBUS).

Am Systembus können mehrere Master asynchron mit unterschiedlicherOn the system bus, several masters can be asynchronous with different ones

Geschwindigkeit arbeiten. Bei gleichzeitigem Buszugriff mehrerer Master erfolgt Busarbitration. Busanforderungen werden synchron zu einem vom Master bereitgestellten Bustakt bearbeitet. Neben Mastereinheiten sind Slaveeinheiten am Systembus angeschlossen wie beispielsweise Speicher. Busübertragungen zwischen Master und Slave werden vom Master initiiert und ausgeführt unter Verwendung von Handshake-Signalen. Ein Slave ist bei der Durchführung einer Busübertragung von der Masterinstruktion abhängig. Slaveeinheiten können auch einen multimaster-fähigen Systembus nicht kontrollieren. Eine Buskontrolle ist nur durch einen Master möglich, da dieser Adreß- und Steuerleitungen treiben kann. Bedingt durch mechanische und elektrische Parameter und Festlegungen zur gedruckten Rückverdrahtung verfügt der AMS-Bus über 21 Steckplätze. Eine Beschränkung der Erweiterbarkeit des Bussystems ergibt sich auch aus den Bedingungen der Busarbitration. Da nur eine Busübertragung pro Zeiteinheit erfolgt, müssen die anderen Prozessoren auf das Freiwerden des Busses warten.Speed work. With simultaneous bus access of several masters, bus arbitration takes place. Bus requests are processed synchronously with a bus clock provided by the master. In addition to master units, slave units are connected to the system bus, such as memory. Bus transfers between master and slave are initiated by the master and executed using handshake signals. A slave is dependent on the master instruction when carrying out a bus transfer. Slave units can not control a multimaster system bus. A bus control is only possible by a master, since this can drive address and control lines. Due to mechanical and electrical parameters and specifications for printed back wiring, the AMS bus has 21 slots. A limitation of the extensibility of the bus system also results from the conditions of bus arbitration. Since there is only one bus transfer per unit of time, the other processors must wait for the bus to free up.

Ziel der ErfindungObject of the invention

Das Ziel der Erfindung besteht darin, ein Mehrrechnersystem unter Nutzung der vorteilhaften Buseigenschaften und trotz technologischer Beschränkungen zu erweitern und insbesondere schnelle Übertragungen von und zu den angeschlossenen Einheiten zu sichern, um die Systemgeschwindigkeit zu verringern.The object of the invention is to expand a multi-computer system using the advantageous bus characteristics and despite technological limitations, and in particular to secure fast transmissions from and to the connected units in order to reduce the system speed.

Darlegung des Wesens der ErfindungExplanation of the essence of the invention

Aufgabe der Erfindung ist es, eine Schaltungsanordnung für eine Systembusverlängerung zur Kopplung einer Masterkassette mit einer entfernt angeordneten Slavekassette, die einen Interrupt zur Masterkassette senden kann, zu schaffen.The object of the invention is to provide a circuit arrangement for a system bus extension for coupling a master cassette with a remote slave cassette, which can send an interrupt to the master cassette.

Bei multimaster-fähigem Systembus ist Busarbitration vorgesehen, und Busübertragungen erfolgen nach dem Master/Slave-Handshake-Prinzip.For multimaster-capable system bus bus arbitration is provided, and bus transfers are made according to the master / slave handshake principle.

Die Aufgabe wird erfindungsgemäß dadurch gelöst, daß ein am System-The object is achieved according to the invention in that a system

bus der Masterkassette steckender und Einheiten zur Statusbildung und zur Verlängerungsaktivierung enthaltender Busempfänger über Multiplexleitungen für Daten und Adressen, Interruptleitungen, Statusleitungen, eine Verlängerungs-Aktivierungs-Leitung, eine Datenfreigabesteuerleitung und eine Buszugriffs-Quittungs-Leitung führendes Übertragungskabel mit einem am Systembus der Slavekassette steckenden und Einheiten zur Statusübernahme, zur Synchronisation und Bussteuerung enthaltenden Bustreiber verbunden ist.bus receiver of the master cassette and bus containing status and extension activation units via data and address multiplex lines, interrupt lines, status lines, an extension enable line, a data enable control line, and a bus access acknowledge line carrying a transmission cable having a slave cassette system bus and Units for status transfer, for synchronization and bus control containing bus driver is connected.

Innerhalb des Busempfängers sind Masterbussteuerleitungen an einen Statusencoder, an einen mit dem Adreßbus der Masterkassette verbundenen Adreßbereichsdecoder und an eine Logikeinheit zur Übergabe eines Buszugriffs-Quittungssignals an den Mastersystembus geführt. Ausgänge sind durch den Adreßdecoder gesteuerten und mit Statussignalen des Statusencoders beaufschlagten"ersten Statustores sind mit den Statusleitungen verbunden. Ein weiterer Ausgang des Adreßbereichsdecoders ist mit der Verlängerungs-Aktivierungs-Leitung verbunden.Within the bus receiver, master bus control lines are routed to a status encoder, to an address range decoder connected to the address bus of the master cartridge, and to a logic unit for passing a bus access acknowledge signal to the master system bus. Outputs are controlled by the address decoder and are acted upon by status signals of the status encoder, the first status gates are connected to the status lines, and another output of the address range decoder is connected to the extension enable line.

Innerhalb des Bustreibers sind die Statusleitungen an eine Verknüpfungseinheit und über ein Statusregister und ein nachgeschaltetes zweites Statustor an einen Buscontroller und parallel dazu an einen Busarbiter zum Anschluß an den Systembus der Slavekassette geführt. Ein Taktgenerator ist mit einer ersten, einer zweiten Synehronisationsschaltung und mit Takteingängen des Buscontrollers und des Burarbiters verbunden. An die erste und zweite Synehronisationsschaltung sind die Verlängerungs-Aktivierungs-Leitung und ein Ausgang der Verknüpfungseinheit geführt. Die zweite Synehronisationsschaltung ist mit einem Zyklusendesignal beaufschlagt und über ihren Ausgang mit einem Steuereingang des zweiten Statustores verbunden. Ein Ausgang der ersten Synehronisationsschaltung ist mit einem Steuereingang des Statusregisters verbunden. Ein Buszugriffs-Quittungssignal der Slavekassette wird über eine Verzögerungsschaltung auf die Buszugriffs-Quittungsleitung gelegt. Bidirektionale Datentreiber des Busempfängers und des ßustreibers sind zur Datenfreigabesteuerung mit einem Steuerausgang des BuscontrollersWithin the bus driver, the status lines are routed to a link unit and via a status register and a downstream second status gate to a bus controller and parallel thereto to a bus arbiter for connection to the system bus of the slave cartridge. A clock generator is connected to a first, a second synchronization circuit and clock inputs of the bus controller and the Burarbiters. To the first and second Synehronisationsschaltung the extension activation line and an output of the linking unit are performed. The second Synehronisationsschaltung is acted upon by a cycle end signal and connected via its output to a control input of the second state gate. An output of the first synonym circuit is connected to a control input of the status register. A bus access acknowledge signal of the slave cartridge is applied to the bus access acknowledge line via a delay circuit. Bidirectional data drivers of the bus receiver and of the driver are for data release control with a control output of the bus controller

verbunden.connected.

Die Systembusverlängerung ist auf verschiedene Weise zur Erweiterung eines Mehrrechnersystems einsetzbar. Die Masterkassette ist über X Busempfänger, X Verbindungskabel und X Bustreiber mit X Slavekassetten sternförmig verbindbar: Eine Masterkassette und mehrere Slavekassetten sind über Busempfanger, Verbindungskabel und Bustreiber untereinander in Reihe verbindbar. Die Entfernung zwischen den Kassetten kann bis zu zehn Metern betragen. Die Informationsübertragung erfolgt parallel. Nur die Masterkassette hat Zugriff auf die Slavekassetten. Die Masterkassette führt Ein-/Ausgabeoperationen an Eingabe/Ausgabe-Toren und Lese-/Schreiboperationen an Speichern im Bereich der Slavekassetten aus. Slavekassetten können Rechner enthalten und müssen dann multimasterfähig sein. Sie haben keinen Zugriff auf die Masterkassette, verfügen aber über die Möglichkeit der Interruptanforderung. Die Datenübertragungen erfolgen von System - zu Systembus.The system bus extension can be used in various ways to expand a multi-computer system. The master cassette can be connected in a star configuration via X bus receiver, X connection cable and X bus driver with X slave cassettes: A master cassette and several slave cassettes can be connected in series via bus receivers, connection cables and bus drivers. The distance between the cassettes can be up to ten meters. The information transfer takes place in parallel. Only the master cartridge has access to the slave cartridges. The master cartridge performs input / output operations on input / output ports and read / write operations on memories in the region of the slave cartridges. Slave cassettes can contain computers and must then be multimaster capable. You do not have access to the master cartridge, but you have the option of interrupt request. The data transfers take place from system to system bus.

Die Masterkassette kann erst auf die Slavekassette zugreifen, wenn sie den Slave-Systembus erhalten hat. Zur Organisation der Buszuteilung ist der Busarbiter innerhalb des Bustreibers vorgesehen. Dieser wird allgemein über Status- und Taktsignale synchronisiert.The master cartridge can not access the slave cartridge until it has received the slave system bus. To organize the bus allocation, the Busarbiter is provided within the bus driver. This is generally synchronized via status and clock signals.

Statussignale werden innerhalb des Busempfängers aus den Masterbussteuersignalen mittels Statusencoder gebildet und asynchron zum Bustreiber gesendet. Zur Aktivierung der Systembusverlängerung ist gleichzeitig ein Verlängerungs-Aktivierungs-Signal gebildet und zum Bustreiber gesendet worden.Status signals are formed within the bus receiver from the master bus control signals by means of status encoder and sent asynchronously to the bus driver. To activate the system bus extension, an extension enable signal has been simultaneously formed and sent to the bus driver.

Die Synchronisation der Statussigriale erfolgt erst innerhalb des Bustreibers durch einen mittels eines Taktgenerators erzeugten Takt. Durch die von zwei Synchronisationsschaltungen gebildeten Steuersignale wird der Status an den Busarbiter und den Buscontroller angelegt. Der ßusarbiter gibt taktsynchron den Buscontroller frei, wenn er den Slave-Systembus erhalten hat. Der Buscontroller decodiert den Status und bildet die entsprechendenThe synchronization of the Statussigriale takes place only within the bus driver by a clock generated by a clock generator. The control signals formed by two synchronization circuits apply the status to the bus arbiter and the bus controller. The bus bit clock synchronously releases the bus controller when it has received the slave system bus. The bus controller decodes the status and forms the corresponding one

Befehlssignale zum Betreiben des Slave-Commandbusses.Command signals for operating the slave command bus.

Der Buszyklus des Masters auf der Masterkassette wird beendet, wenn ihn das Buszugriffs-Quittungs-Signal der Slavekassette erreicht.The bus cycle of the master on the master cartridge is terminated when it reaches the bus access acknowledge signal of the slave cartridge.

Ausführungsbeispielembodiment

Die Erfindung wird anhand einer Zeichnung näher erläutert. Diese zeigt eine Ausführungsform der erfindungsgemäßen Schaltungsanordnung für eine Systembusverlängerung.The invention will be explained in more detail with reference to a drawing. This shows an embodiment of the circuit arrangement according to the invention for a system bus extension.

Bezugnehmend darauf ist innerhalb des Busempfängers BVEE der Datentreiber DTM an den Datenbus DATM der Masterkassette angeschlossen. Der Commandbus COMM des Masters ist an den Statusencoder EN, den Adreßbereichsdecoder DEC und die das Buszugriffs-Quittungs-Signal XACKM für den Master sendende Logikeinheit L geführt. Der am Adreßbus ADR neben dem Adreßtreiber ATM angeschlossene Adreßbereichsdecoder DEC führt dem Bustreiber BVET ein Verlängerungs-Aktivierungs-Signal BDEN/ und dem mit den Statusleitungen SO, Sl, S2 vom Statusencoder EN beaufschlagten Statustor TOR 1 ein Steuersignal zu. Über das Kabel K werden Multiplexleitungen zwischen den Koppeleinheiten Kl und K2, die Datenfreigabesteuerleitung, Statusleitungen, die Verlängerungs-Aktivierungs-Leitung und die Buszugriffs-Quittungs-Leitung geführt. Statusleitungen sind mit dem Statusregister SR und der Verknüpfungseinheit SV verbunden. Statussignale werden von dem Statusregister SR an das Statustor TOR 2 und von diesem parallel an den Buscontroller CON und den Busarbiter AR gelegt. Die mit dem Steuereingang des Statusregisters SR verbundene Synchronisationsschaltung SYN 1 verknüpft das am Ausgang der Verknüpfungseinheti SV anliegende Status-Aktivitäts-Signal S, das Signal BDEN/ und den Takt CLK vom Taktgenerator TG. Das Steuersignal für das Statustor TOR 2 wird von der Synchronisationsschaltung SYN 2 aus den Signalen S, CLK, BDEN/ und einem Zyklusendesignal ZE gebildet. Takteingänge des Buscontrollers CON und ßusarbiters AR sind mit dem Takt CLK beaufschlagt. Der Datentreiber DTS ist mit dem Datenbus DATS der Slavekassette, der Bus-Referring to this, within the bus receiver BVEE, the data driver DTM is connected to the data cartridge DATM of the master cartridge. The command bus COMM of the master is passed to the status encoder EN, the address area decoder DEC and the bus access acknowledge signal XACKM for the master transmitting logic unit L. The address area decoder DEC connected to the address bus ADR in addition to the address driver ATM supplies the bus driver BVET with an extension activation signal BDEN / and the status gate TOR 1 supplied with the status lines SO, Sl, S2 by the status encoder EN with a control signal. Through the cable K, multiplex lines are routed between the coupling units K1 and K2, the data enable control line, status lines, the extension enable line, and the bus access acknowledge line. Status lines are connected to the status register SR and the linking unit SV. Status signals are applied from the status register SR to the status gate TOR 2 and from this in parallel to the bus controller CON and the bus arbiter AR. The synchronization circuit SYN 1 connected to the control input of the status register SR combines the status activity signal S present at the output of the linking unit SV, the signal BDEN / and the clock CLK from the clock generator TG. The control signal for the status gate TOR 2 is formed by the synchronization circuit SYN 2 from the signals S, CLK, BDEN / and a cycle end signal ZE. Clock inputs of the bus controller CON and ßusarbiters AR are acted upon by the clock CLK. The data driver DTS is connected to the data bus DATS of the slave cassette, the bus

controller CON mit dem Commahdbus COMS und der Busarbiter AR mit dem Steuerbus ARB verbunden. Der Busarbiter AR ist mit dem Buscontroller CON über die Adreßfreigabesignalleitung AEN/ verbunden und dieser über die Datenfreigabesignalleitung DEN mit Steuereingängen der Datentreiber DTM, DTS.controller CON is connected to the Commahdbus COMS and the Busarbiter AR is connected to the control bus ARB. The bus arbiter AR is connected to the bus controller CON via the address enable signal line AEN / and this via the data enable signal line DEN with control inputs of the data driver DTM, DTS.

Ausgänge des Adreßtreibers ATM und Aus-/Eingänge des Datentreibers DTM sind an die Koppeleinheit Kl geführt und Eingänge des Adreßtreibers ATS und Ein-/Ausgänge des Datentreibers DTS an die Koppeleinheit K2, da die Übertragung von Daten und Adressen über das Kabel zeitmultiplex verläuft. Ein Steuereingang des Adreßtreibers ATS ist mit dem Adreßfreigabesignal AEN/ vom Busarbiter AR beaufschlagt. Die ßuszugriffs-Quittungs-Leitung XACKS der Slavekassette ist an die Verzögerungsschaltung V geführt.Outputs of the address driver ATM and outputs / inputs of the data driver DTM are routed to the coupling unit Kl and inputs of the address driver ATS and inputs / outputs of the data driver DTS to the coupling unit K2, since the transmission of data and addresses via the cable is time division multiplexed. A control input of the address driver ATS is supplied with the address enable signal AEN / Busarbiter AR. The bus access acknowledge line XACKS of the slave cartridge is supplied to the delay circuit V.

Der Ablauf einer Busübertragung zwischen Master- und Slavekassette verläuft in folgender Weise.The sequence of a bus transfer between master and slave cassette proceeds in the following way.

Die Übertragung kann erst beginnen, wenn die anfordernde Master-CPU den Systembus erhalten hat. Die Zuteilung wird von einem nicht dargestellten Busarbiter entschieden. Bei Freigabe des Systembusses aktiviert dieser einen Buscontroller.The transfer can not begin until the requesting master CPU has received the system bus. The allocation is decided by a Busarbiter, not shown. When the system bus is enabled, it activates a bus controller.

Die Master-CPU legt die Adresse des gewünschten Speicherplatzes oder Tores auf den Adreßbus ADR und bei Ausgabeoperationen die Daten auf den Datenbus DATM. Aus Statussignalen der Master-CPU bildet der nicht dargestellte Buscontroller Befehlssignale für den Comraandbus COMM, die sich auf die Art der auszuführenden Operationen beziehen. :The master CPU places the address of the desired memory location or gate on the address bus ADR and on output operations the data on the data bus DATM. From status signals of the master CPU, the bus controller, not shown, forms command signals for the comma bus COMM, which relate to the type of operations to be performed. :

Wird die anliegende Adresse mittels Adreßbereiohsdecoder DEC codiert, ist der Zielort der Datenübertragung bekannt. Liegt dieser innerhalb der Slavekassette, so wird das BDEN/-Signal am Ausgang des Adreßbereichsdecoders DEC bei gleichzeitig mit der Adresse anliegendem Steuersignal vom Commandbus Comra aktiv, und die Systembusverlängerung wird aktiviert.If the applied address is coded by means of address range decoder DEC, the destination of the data transmission is known. If this lies inside the slave cassette, the BDEN / signal at the output of the address area decoder DEC becomes active at the same time as the control signal from the command bus Comra applied to the address, and the system bus extension is activated.

Der Statusencoder EN bildet durch entsprechende ODER-Verknüpfungen der Steuersignale des Mastersystembusses MWTC, MRDC, IOWC, IORC, INTA für Speicher- und Tor-Schreiben/Lesen den Status SO, Sl, S2 zurück. Dieser wird über das Statustor TOR 1 zum Bustreiber BVET durchgeschaltet.The status encoder EN forms the status SO, Sl, S2 by means of corresponding OR links of the control system signals of the master system bus MWTC, MRDC, IOWC, IORC, INTA for memory and gate write / read. This is switched through via the status gate TOR 1 to the bus driver FVO.

Der Status SO, Sl, S2 liegt am Eingang des Statusregisters SR an und wird taktsynchron zum Takt CLK des Bustreibers BVET in dieses eingeschrieben, wenn das BDEN/-Signal und das S-Signal am Ausgang der Verknüpfungseinheit SV aktiv High an der Synchronisationsschaltung anliegen. Das Statustor TOR 2 stellt den Status entsprechend der geforderten Zeitbedingungen des Busarbiters AR und Buscontrollers CON bereit und wird dementsprechend durch die Synchronisationsschaltung SYN 2 gesteuert. Durch Aktivierung eines Zyklusendesignals ZE wird das Statustor TOR 2 gesperrt.The status SO, Sl, S2 is present at the input of the status register SR and is clock-synchronized to the clock CLK of the bus driver BVET written in this, when the BDEN / signal and the S-signal at the output of the logic unit SV active high applied to the synchronization circuit. The status gate TOR 2 provides the status according to the required time conditions of the bus arbiter AR and bus controller CON and is accordingly controlled by the synchronization circuit SYN 2. By activating a cycle end signal ZE, the status gate TOR 2 is disabled.

Ist am Slavesystembus kein Rechner angeschlossen, besitzt der Busarbiter AR immer den Bus, und der Buscontroller CON beginnt sofort mit dem Buszyklus. Anderenfalls muß der Busarbiter AR den Bus erst erhalten. Nach Erhalt des Slavesystembusses gibt der Busarbiter AR ein Adreßfreigabesignal AEN/ aus, das einerseits den Buscontroller CON und andererseits den Adreßtreiber ATS aktiviert. Der Buscontroller CON beginnt einen Ein-/bzw. Ausgabezyklus. Mit seinem ALE-Signal erfolgt die Übernahme der Adresse. Gleichzeitig wird der Adreßtreiber ATM inaktiv bis zur Beendigung der Datenübertragung. Die Datentreiber DATM, DATS werden durch das DEN-Signal des Buscontrollers geschaltet, bei DEN-Signal High werden sie aktiv. Die Datentreiberrichtung auf dem Bustreiber BVET wird durch ein Signal des Buscontrollers CON umgeschaltet. Das der auszuführenden Datenoperation entsprechende Steuersignal auf dem Commandbus COMS wird vom Buscontroller CON aktiviert und die Operation ausgeführt.If no computer is connected to the slave system bus, the bus arbiter AR always has the bus, and the bus controller CON immediately starts the bus cycle. Otherwise, the Busarbiter AR must first receive the bus. Upon receipt of the slave system bus, the bus arbiter AR outputs an address enable signal AEN / on which activates the bus controller CON on the one hand and the address driver ATS on the other hand. The bus controller CON starts an on / or. Output cycle. With its ALE signal, the address is accepted. At the same time, the address driver ATM becomes inactive until completion of the data transfer. The data drivers DATM, DATS are switched by the DEN signal of the bus controller, at DEN signal high they become active. The data driver direction on the bus driver BVET is switched by a signal of the bus controller CON. The control signal corresponding to the data operation to be executed on the command bus COMS is activated by the bus controller CON and the operation is carried out.

Das Ende eines Zyklusses wird durch das Buszugriffs-Quittungs-Signal XACKS eingeleitet. Dieses wird in Abhängigkeit von der Länge der Übertragungsstrecke über die Verzögerungsschaltung VThe end of a cycle is initiated by the bus access acknowledge signal XACKS. This is dependent on the length of the transmission path via the delay circuit V

verzögert und zur Masterkassette weitergeleitet. Dieser beendet den Zyklus durch Inaktivierung der Statusleitungen. Bei einem Lesezyklus wird durch ein inaktives S-Signal durch die Synchronisationsschaltung SYN 1 das Statustor TOR 2 gesperrt. Der Buscontroller CON setzt sein Steuersignal auf dem Commandbus COMS high, woraufhin das Buszugriffs-Quittungssignal XACKS zurückgesetzt wird.delayed and forwarded to the master cartridge. This ends the cycle by deactivating the status lines. During a read cycle, the status gate TOR 2 is blocked by an inactive S signal by the synchronization circuit SYN 1. The bus controller CON sets its control signal on the command bus COMS high, whereupon the bus access acknowledge signal XACKS is reset.

Ein Schreibzyklus wird von der Masterkassette beendet. Der Zyklus der Slavekassette wird aber niasterkassettenabhängig vom Buscontroller CON gesteuert. Um zu verhindern, daß die Masterkassette ihre Datentreiber vorzeitig inaktiviert, wird das Signal XACKS in zwei Stufen verzögert. Damit wird zuerst der Zyklus des Buscontrollers CON beendet, bevor die Masterkassette ihren Zyklus beenden kann.A write cycle is terminated by the master cartridge. The cycle of the slave cassette is however controlled niasterkassettenabhängig by the bus controller CON. To prevent the master cartridge from prematurely disabling its data drivers, the XACKS signal is delayed in two stages. This completes the cycle of the bus controller CON before the master cartridge can complete its cycle.

Mit der erfindungsgemäßen Lösung ist der Anschluß systetnerweiternder Slavekassetten an die das Mehrrechnersystem umfassende Masterkassette gegeben.. Die Slavekassetten können trotz Ste-ckplatzlimitierung an den Systembus über die Busverlängerung angeschlossen werden und dabei räumlich entfernt angeordnet sein. Die parallele ßusübertragung gewährleistet einen schnellen Zugriff zu den Slavekassetten.With the solution according to the invention, the connection of systetnerweiternder slave cassettes is given to the multi-computer system comprehensive master cassette .. The slave cassettes can be connected despite Steckplatzlimitierung to the system bus via the bus extension and thereby arranged spatially distant. The parallel transmission ensures fast access to the slave cassettes.

Claims

10 claim for invention

A system bus extension circuit assembly for coupling a master cartridge to a remotely located slave cartridge capable of sending an interrupt to the master cartridge, wherein bus multitrackable system bus is bus arbitration and bus transfer is master / slave handshake, characterized in that a bus receiver (BVEE) connected to the system bus of the master cartridge and containing state and forward activation units via data and address multiplex lines, interrupt lines, status lines, an extension enable line, a data enable control line, and a bus access acknowledge line leading transmission cable (K) is connected to a bus driver (BVET) which is connected to the system bus of the slave cassette and contains units for receiving status, for synchronization and bus control.

2. A circuit arrangement according to item 1, characterized in that within the bus receiver (BVEE) master bus control lines to a status encoder (EN), to an address bus connected to the address of the master cassette address area decoder (DEC) and to a logic unit (L) for transferring a bus access acknowledgment Are routed to the master system bus, that outputs of a by the address area decoder (DEC) controlled and acted upon by status signals of the status encoder (EN) first state gate (TOR 1) are connected to the status lines and that another output of the address area decoder (DEC) with the Extension activation line is connected, that within the bus driver (FVO), the status lines to a link unit (SV) and via a status register (SR) and a downstream second status gate (TOR 2) to a bus controller (CON) and in parallel to a Busarbiter (AR) are led to the connection to the system bus of the slave cassette, that 'ei n clock generator (TG) having a first, a second synchronization circuit (SYN 1, SYN 2) and clock inputs of the bus controller (CON) and Busarbiters (AR) is connected, that

to the: first and second synchronization circuit (SYN 1, SYN 2) the extension activation line and an output of the combining unit (SV) are guided, that the second synchronization circuit (SYN 2) is supplied with a cycle end signal (ZE) and their Output is connected to a control input of the second state gate (TOR 2) that an output of the first synchronization circuit (SYN 1) is connected to a control input of the status register (SR) that a bus access acknowledgment signal of the slave cassette via a delay circuit (V) on the Bus access acknowledge line is laid., That the bidirectional data driver (DTM, DTS) of ßuserapfängers (BVEE) and the bus driver (FVO) are connected to the release control to a control output (CON).

3. Circuit arrangement according to the items 1, 2, characterized in that a master cassette via X arranged on its system bus bus receiver (BVEE) and X connection cable (K) is connected in a star shape over X bus driver (FVO) with X slave cassettes.

4. Circuit arrangement according to the points I ₁ 2, characterized in that a master cassette via bus receiver (BVEE), connection cable (K) and bus driver (FVO) with a series connected in series and via bus receiver, connection cable and bus driver coupled slave cassettes is connected.

- For this a sheet of drawings -