DD262725A1

DD262725A1 - ARRANGEMENT FOR ELECTRODE, STOCHASTIC AND COLLOSION-FREE ASSIGNMENT OF A COUPLING BUSH

Info

Publication number: DD262725A1
Application number: DD30522187A
Authority: DD
Inventors: Gerhard Matz
Original assignee: Robotron Messelekt
Priority date: 1987-07-22
Filing date: 1987-07-22
Publication date: 1988-12-07

Abstract

Die Anordnung zur wahlfreien, stochastischen und kollosionsfreien Belegung eines Koppelbusses zum gleichberechtigten Datentransfer zwischen mehreren, autonom arbeitenden, gemeinsam getakteten Mikrorechnern eines ueber Parallel-Ein-/Ausgabe-Schnittstellen gekoppelten Mehrrechnersystems loest auch Konflikte, die durch einen gleichzeitigen Zugriff durch mehrere Rechner auf den Koppelbus auftreten. Es erfolgt eine kurzzeitige hasardfreie Verriegelung des Buszugriffs zu gunsten des Erstzugreifers bei phasenverschobener Taktversorgung der einzelnen Rechner aus einer gemeinsamen Taktquelle. Jeweils die disjunktive Verknuepfung aller Quittungssignale mit den Anforderungssignalen der nichteigenen Koppelwege wird zur Triggerung je eines Monostabilen Multivibrators benutzt, deren Ausgangssignale die Anforderungssteuerleitung der nicht- oder zu spaet zugegriffenen Rechner verriegeln. Fig. 1The arrangement for random, stochastic and collosion-free assignment of a coupling bus for equal data transfer between several autonomously operating, jointly clocked microcomputers of a parallel input / output interfaces coupled multi-computer system also solves conflicts caused by simultaneous access by multiple computers on the coupling bus occur. There is a short-term hasard-free locking of the bus access in favor of the Erstzugreifers in phase-shifted clock supply of the individual computers from a common clock source. In each case, the disjunctive linking of all acknowledgment signals with the request signals of the non-proprietary coupling paths is used to trigger each of a monostable multivibrator whose output signals lock the request control line of the non-or too late accessed computer. Fig. 1

Description

Hierzu 2 Seiten ZeichnungenFor this 2 pages drawings

Field of application of the invention

Die Erfindung betrifft eine Anordnung zur wahlfreien, stochastischen und kollisionsfreien Belegung eines Koppelbusses zum gleichberechtigten Datentransfer zwischen mehreren autonom arbeitenden gemeinsam getakteten Mikrorechnern eines über Parallel-Einausgabe-Schnittstellen (PIO) gekoppelten Mehrrechnersystems.The invention relates to an arrangement for random, stochastic and collision-free assignment of a coupling bus for equal data transfer between a plurality of autonomously operating jointly clocked microcomputers of a parallel input interface (PIO) coupled multi-computer system.

Characteristic of the known state of the art

Im DD-WP 232569 ist eine Anordnung zur Steuerung der Speicherzugriffe von η Zentraleinheiten auf einen gemeinsamen Arbeitsspeicher ohne Prioritätsentscheidung vorgeschlagen, bei der die η Zentraleinheiten mit gegeneinander in der Phase um 360°/n verschobenen Takten gespeist werden und durch eine einfache Verriegelungslogik Mehrfachzugriffe verhindert werden.In DD-WP 232569 an arrangement for controlling the memory accesses of η central units to a common memory without priority decision is proposed in which the η central units are fed with each other in phase by 360 ° / n shifted clocks and are prevented by a simple locking logic multiple accesses ,

Es sind weiterhin peripherieartige Kopplungen über spezielle Anschlußsteuerungen bekannt. Nach DE-OS 2645341 ist dabei jeder Koppelstrecke zwischen zwei Recheneinheiten eine Koppelanordnung zugeordnet. Diese kann als kompakte selbständige Einheit ausgeführt oder jeder zu koppelnden Recheneinheit zugeordnet sein. Bei Anordnungen mit mehr als zwei Recheneinheiten lassen sich Mehrrechnersysteme in Ring- oder Sternstrukturen aufbauen.Furthermore, peripheral-type couplings via special connection controllers are known. According to DE-OS 2645341 each coupling path between two arithmetic units is assigned a coupling arrangement. This can be implemented as a compact independent unit or assigned to each arithmetic unit to be coupled. In arrangements with more than two arithmetic units, multi-computer systems can be constructed in ring or star structures.

Durch DD-WP 137627 ist eine Schaltkreisanordnung zur Kopplung von Mikrorechnern zu einem Mehrrechnersystem bekannt, bei dem alle beteiligten Rechner gleichberechtigt aktiv werden können, wobei die ausgewählte Recheneinheit die anderen in einen inaktiven Zustand versetzen kann und der Rechnersystembus einer jeden Recheneinheit über in den Koppelgliedern enthaltene Bustreiber mit einem allen Koppelgliedern gemeinsamen Koppelbus verbunden ist. Der Koppelbus besteht hierbei aus dem Adreß-, Daten-, Steuerbus und dem Anforderungsbus. Dabei enthält die Schaltkreisanordnung einen über Anmelde- und Freigabeleitungen die Freigabeentscheidung realisierenden Kommunikationsrechner.By DD-WP 137627 a circuit arrangement for coupling of microcomputers to a multi-computer system is known in which all participating computers can be active on an equal basis, the selected arithmetic unit can put the other in an inactive state and the computer system bus of each arithmetic unit contained in the coupling links Bus driver is connected to a common coupling bus common coupling bus. The coupling bus here consists of the address, data, control bus and the request bus. In this case, the circuit arrangement contains a communication computer that realizes the release decision via logon and release lines.

Für Mikrorechner wurden preiswerte parallele und serielle hochintegrierte Interface-Bausteine entwickelt, die bei einem Mehrrechnersystem eine Entkopplung der Mikrorechner gestatten und keinen erhöhten speziellen Hardwareaufwand bedeuten.For microcomputers inexpensive parallel and serial highly integrated interface modules were developed, which allow a decoupling of the microcomputer in a multi-computer system and mean no increased special hardware expenditure.

Trotz des geringen Hardwareaufwandes bei einigen bekannten peripherieartigen Kopplungen bestand für letztere das Hindernis einer zu geringen Datenaustauschrate. Bei asynchronem Austausch jedes Datenwortes mußten im Mikrorechner mehrere Befehle abgearbeitet und auf dem Koppelbus mehrere Signale ausgetauschtLwerden, und durch die nötigen Wartezyklen ergaben sich zusätzliche Zeitverluste.Despite the small amount of hardware required for some known peripheral-type couplings, the latter was hampered by a low data exchange rate. In the asynchronous exchange of each data word several instructions had to be processed in the microcomputer and several signals were exchanged on the coupling bus, and the necessary waiting cycles resulted in additional time losses.

Durch DD-WP 133482 ist ebenfalls eine Anordnung zur peripherieartigen Mikrorechnerkopplung, mit Parallel-Interface-Bausteinen, bei Einbus- und Mehrbus-Multi-Mikrorechnersystemen bekannt, bei der je Kopplung gleichartiger Mikrorechner ein im Eingabemodus arbeitender programmierbarer Ein-/Ausgabekanal eines programmierbaren Pafallel-Ein-Ausgabe-Interface-Bausteins verwendet wird und eine, durch logische Verknüpfung von Anforderungs- und Bereitschaftssignalen auf beiden Seiten des Datenaustausches, sowohl für die Eingabe als auch für die Ausgabe, Wartesignale erzeugende, doppelte Zusatzwartelogik vorgesehen ist. Durch dieses WP ist auch bekannt, daß ein Busorbiter mit einer Prioritätslogik ausgestattet ist, der mit Hilfe einer zyklischen Abfrageimpulsschaltung die Steuerung des Einbus-Multi-Mikrorechnersystems vornimmt. Viele dieser bekannten Lösungen unterscheiden sich nur durch die Art der Herstellung des Synchronismus zwischen Datensender und Datenempfänger.DD-WP 133482 likewise discloses an arrangement for peripheral-type microcomputer coupling, with parallel interface modules, in monobloc and multi-bus multi-microcomputer systems, in which a programmable input / output channel of a programmable parallelepiped operating in the input mode is coupled per pair of identical microcomputers. One-output interface module is used and one, by logical combination of request and ready signals on both sides of the data exchange, both for the input and for the output, waiting signals generating, double Zusatzwartelogik is provided. By this WP is also known that a Busorbiter is equipped with a priority logic that makes the control of the monobloc multi-microcomputer using a cyclic interrogation pulse circuit. Many of these known solutions differ only in the manner of establishing the synchronism between the data transmitter and the data receiver.

Dabei werden entweder zusätzliche Steuerleitungen der Parallel-Ein-Ausgabe-Schnittsteilen benutzt, wie zum Beispiel die vorgesehene Verbindung des Bereitausganges „RDY"des sendenden Tores mit dem Aktivierungseingang „STB" des empfangenen Tores oder es werden bis zur Bereitmeldung des Datenempfängers zusätzliche Wartetakte erzeugt. Als Folge davon tritt in beiden Fällen eine Verringerung der Übertragungsgeschwindigkeit, bezogen auf die theoretisch mögliche Maximalgeschwindigkeit, auf.In this case, either additional control lines of the parallel input-output interface parts are used, such as the intended connection of the ready output "RDY" of the transmitting gate with the activation input "STB" of the received gate or it will be generated to the ready message of the data receiver additional wait. As a result, in both cases, a reduction in the transmission speed, based on the theoretically possible maximum speed occurs.

Durch DD-WP 142135 ist auch eine Mehrrechnerkopplung für autonom arbeitende, aktive Recheneinheiten bekannt, von denen eine als „master"-Recheneinheit und die übrigen als „slave"-Recheneinheiten mit an diesen angeschlossenen, programmierbaren Eingabe-/Ausgabetorschaltungen ausgebildet sind und über Adressen-, Steuer- und Datenleitungen zur Lösung ihnen zugeordneter Aufgaben miteinander zum asynchronen Datenaustausch nach einem .Unterbrechungsprinzip verbunden sind. Danach ist jede Recheneinheit über eine Eingabe-/Ausgabetorschaltung an gemeinsame Sammelleitungen für Daten- und Adreßinformationen angeschlossen. Jede Eingabe-/Ausgabetorschaltung ist über eine besondere Steuerschaltung zur Übertragung der Steuersignale „RDY" und „STB" an eine Sammelleitung zum asynchronen, direkten und konfliktfreien Datenaustausch zwischen der „master"-Recheneinheit und einer der „slave"-Recheneinheiten angeschlossen. Die der „master"-Recheneinheit zugeordnete Eingabe-/Ausgabetorschaltung weist einen durch diese betätigbaren Datenrichtungssignalausgang auf, der mit den übrigen Eingabe-/Ausgabetorschaltungen zur Festlegung der Übertragungsrichtung und der Priorität der „master"-Recheneinheit verbunden ist.DD-WP 142135 also discloses a multicomputer coupling for autonomously operating, active computing units, one of which is designed as a "master" computing unit and the others as "slave" computing units with programmable input / output gate circuits connected thereto and via addresses -, Control and data lines to solve their assigned tasks with each other for asynchronous data exchange according to a .Unterbrechungsprinzip are connected. Thereafter, each arithmetic unit is connected via an input / output gate circuit to common bus lines for data and address information. Each input / output gate circuit is connected via a special control circuit for transmitting the control signals "RDY" and "STB" to a bus for asynchronous, direct and conflict-free data exchange between the "master" calculating unit and one of the "slave" calculating units. The input / output gate circuit associated with the "master" calculating unit has a data direction signal output operable thereby, which is connected to the remaining input / output gate circuits for determining the direction of transmission and the priority of the "master" calculating unit.

Dabei ist die Eingabe-Musgabetorschaltung der „master"-Recheneinheit mit einer Einrichtung zur Bestimmung der Priorität bei mehreren gleichzeitig anfordernden „slave"-Recheneinheiten ausgestattet. Die Steuerschaltung weist ein konjunktives Verknüpfungsglied für das von der „master"-Recheneinheit ausgegebene und von den „slave"-Recheneinheiten über einen Negator empfangene Datenrichtungssignal und für das EinleseVAuslesebereitschaftssignal „RDY" auf, dessen Ausgang auf ein zweites konjunktives Verknüpfungsglied mit einer Zeitschaltcharakteristik geführt ist. Der zweite Eingang des letzteren ist mit dem Anschluß für das Einlese-/Auslesebereitschaftssignal „RDY" verbunden, und dessen Ausgang ist über ein drittes Verknüpfungsglied mit dem Daten-Richtungssignal für die „master"-Recheneinheit und dessen Negation für die „slave"-Recheneinheiten auf die Einlese-ZAusleseanforderungseingänge der übrigen Recheneinheiten und über ein viertes Verknüpfungsglied, das mit seinem anderen Eingang an dem zweiten Eingang des zweiten konjunktiven Verknüpfungsgliedes und dem Anschluß für das Einlese-/Auslesebereitschaftssignal „RDY" angeschlossen ist, auf den Einlese-/ Ausleseanforderungseingang „STB" der der angeschlossenen Recheneinheit zugeordneten Eingabe-/Ausgabetorschaltung geführt. Die Steuerschaltung weist einen Aktivierungseingang auf, über den sie mit ihrer Recheneinheit über die zugehörige Eingabe-/Ausgabetorschaltung zum Aufruf für den Datenaustausch verbunden ist.In this case, the input-Muszabetorschaltung the "master" -Recheneinheit is equipped with a means for determining the priority of several simultaneously requesting "slave" -Recheneinheiten. The control circuit has a conjunctive gate for the data direction signal output from the "master" unit and received by the slave units via an inverter, and for the read-in read ready signal "RDY", the output of which is fed to a second conjunctive gate with a timing characteristic The second input of the latter is connected to the read / read ready signal terminal "RDY", and its output is connected via a third gate with the data direction signal for the "master" calculating unit and its negation for the "slave". Arithmetic units to the read-in Z read-request inputs of the other arithmetic units and to a fourth gate connected at its other input to the second input of the second conjunctive gate and the read / write ready signal terminal "RDY" / Read request input "STB" of the connected processing unit associated input / output gate circuit. The control circuit has an activation input via which it is connected to its arithmetic unit via the associated input / output gate circuit for the call for data exchange.

Durch das DD-WP 214011 wird eine Reduzierung des notwendigen Aufwandes für Mehrrechnerkopplungen durch einen höheren Vereinheitlichungsgrad der Sammelleitungen und Schnittstellen angestrebt. Dazu wird eine unmittelbare Kopplung der Sammelleitung der „master"-Recheneinheit und einer angeforderten „slave"-Recheneinheit über programmierbare Koppeleinrichtungen, die den „slave"-Recheneinheiten zugeordnet sind, vorgeschlagen. Diese Koppeleinrichtungen weisen einen Dekoder für die von der „master"-Recheneinheit übertragenen Signale auf, an den ein Ausgaberotor zur Abschaltung der Zentraleinheit und zur Quittung des Betriebszustandes der Zentraleinheit angeschlossen ist. Die Zentraleinheit der „slave"-Recheneinheit ist während des Datenaustausches abgeschaltet und die Sammelleitung der „master"-Recheneinheit um die der „slave"-Recheneinheit verlängern.By DD-WP 214011 a reduction of the necessary effort for multi-computer couplings is sought by a higher degree of unification of the manifolds and interfaces. For this purpose, a direct coupling of the bus line of the "master" calculating unit and a requested "slave" calculating unit is proposed via programmable coupling devices which are assigned to the slave "counting units." These coupling devices have a decoder for the "master" unit. Computing unit transmitted signals to which an output motor for switching off the central unit and the acknowledgment of the operating state of the central unit is connected. The central unit of the "slave" processing unit is switched off during the data exchange and extend the bus of the "master" processing unit to that of the "slave" processing unit.

Bei dem DD-WP 224702 ist der „master"-Rechner mit einem Adreßdekoder ausgerüstet, der die Adressierung von 32 „slave"-Rechnern ermöglicht. Die „slave"-Rechner erhalten u. a. eine Anmeldeschaltung, die die Priorität der Anmeldungen der „slave"-Rechner festlegt. Die Datenübertragung vom „master"-Rechner hat Vorrang gegenüber einem Übertragungswunsch eines „slave'^Rechners.In the DD-WP 224702, the "master" computer is equipped with an address decoder which allows the addressing of 32 "slave" computers. The "slave" computers receive, inter alia, a registration circuit, which determines the priority of the applications of the "slave" computer. The data transfer from the "master" computer has priority over a transfer request of a "slave" computer.

Bei dem DD-WP 223555 erfolgt der Datenaustausch interrupt organisiert über PIO's und einem Bus aus Status- und Datenleitungen derart, daß über die Datenleitungen Slave-Adresse, Steuerworte und Daten gemultiplext werden. Der „Master"-PIO verfügt über einen Bit-Ausgang zum Adressenaufruf des „Slaves" und eine Zeitschaltung zur Zeitsteuerung des Handshakings. Der „Slave"-PIO wird über eine Adressenerkennungsschaltung aus D-Flipflops aktiviert und bildet im Zusammenwirken mit einem weiteren D-Flipflop ein Quittungssignal, so daß eine geschlossene Kanalkette der Datenübertragung entsteht. Die Daten- und Statussignale werden über Pegelwandler und Open-Collector-NAND'S für den Bus auf einen höheren Spannungspegel gehoben.In DD-WP 223555, the data exchange interrupt is organized via PIOs and a bus of status and data lines in such a way that the slave address, control words and data are multiplexed via the data lines. The "master" PIO has a bit output to address the address of the "slave" and a timer for timing the handshaking. The "slave" PIO is activated via an address detection circuit of D flip-flops and, in conjunction with another D flip-flop, forms an acknowledgment signal, so that a closed channel chain of the data transmission is produced. NAND'S for the bus raised to a higher voltage level.

DD-WP 215888 beschreibt ebenfalls ein Mehrrechnersystem nach dem Master-Slave-Prinzip mit zwei Koppel-PIO's pro Koppelweg. Jeweils ein Port dieser PIO's wird im Ausgabe-, das andere im Eingabemode betrieben, wobei das Ausgabe-Port des Masterrechners mit dem Eingabeport des Slaverechners und umgedreht miteinander verbunden sind. Zum Datenaustausch sind die Bereitschafts- und Bestätigungssignale der PIO's derart verknüpft, daß das Bereitschaftssignal des Ausgabeports des Masterrechners über ein Monoflop zum Bestätigungssignaleingang des Eingabeports des Slaverechners geführt ist und das Bereitschaftssignal dieses Ports auf den Bestätigungseingang des Ausgabeports des Masterrechners geführt ist. Weiterhin wurden die Bereitschafts- und Bestätigungssignale über einen Bustreiberbaustein auf den Datenbus des diese PIO bedienenden Rechners gelegt, womit der Rechner direkt den Datenaustausch steuert und beim Start des gesamten Systems den Zeitpunkt des Beginns des Datenaustausches selbst bestimmt.DD-WP 215888 also describes a multi-computer system according to the master-slave principle with two coupling PIO's per coupling path. One port each of these PIO's is operated in the output mode, the other in the input mode, with the output port of the master computer being connected to the input port of the slave computer and vice versa. For data exchange, the readiness and confirmation signals of the PIOs are linked in such a way that the ready signal of the output port of the master computer is fed via a monoflop to the acknowledgment signal input of the input port of the slave computer and the readiness signal of this port is fed to the acknowledgment input of the output port of the master computer. Furthermore, the readiness and confirmation signals were placed via a bus driver module on the data bus of this PIO computer, which the computer directly controls the data exchange and determines the start of the data exchange itself at the start of the entire system.

Bei diesen bekannten Lösungen treten zum einen die oben angeführten Nachteile auf und zum anderen setzen sie in der Regel voraus, daß einem Rechner eine Vorrangstellung (Master) derart eingeräumt wird, daß der Master mit allen übrigen Rechnern (Slaves) in beiden Richtungen Daten austauschen kann, ein Datenaustausch zwischen den Slaves untereinander jedoch im allgemeinen nicht möglich ist.In these known solutions occur on the one hand, the above-mentioned disadvantages and on the other they usually assume that a computer a priority position (master) is granted in such a way that the master can exchange data with all other computers (slaves) in both directions , a data exchange between the slaves with each other, however, is generally not possible.

Durch DE-OS 2713304 sind ebenfalls Mehrrechnersysteme bekannt, bei denen die Adreß- und Datenleitungen der einzelnen Rechner über steuerbare Zweiweg-Treiberbausteine miteinander verbunden sind, wobei die Richtungssteuerung durch eine Zusatzlogik erfolgt, die mehrere Steuersignal-Ein- und Ausgänge der beteiligten Rechner miteinander verknüpft. Nachteilig an dieser Lösung ist die Tatsache, daß alle Rechner wechselseitig in die Speicherbereiche der anderen Rechner eingreifen, so daß ein autonomer Betrieb einschließlich Speicherverwaltung der einzelnen Rechner nicht mehr gewährleistet ist. Bei der Mehrrechnerkopplung wurde eine Anzahl von unterschiedlichen Verfahren geschaffen, um den Zugriff zum Bus in einem Netz mit einem einzigen bidirektionalen Bus zu kontrollieren.By DE-OS 2713304 also multi-computer systems are known in which the address and data lines of the individual computers are connected to each other via controllable two-way driver blocks, the directional control is done by an additional logic that combines multiple control signal inputs and outputs of the participating computers together , A disadvantage of this solution is the fact that all computers intervene mutually in the memory areas of the other computers, so that an autonomous operation including memory management of the individual computers is no longer guaranteed. In multicast coupling, a number of different methods have been provided to control access to the bus in a single bidirectional bus network.

Bei einem bekannten Verfahren, das als Auswahlverfahren bekannt ist, hat eine Rechnerstation nur dann die Möglichkeit für einen Zugriff zum Bus, wenn sie ein Signal bekommt, daß sie mit dem Zugriff an der Reihe ist (DE-OS 3334123,3409885). Die Signale, die die Rechner steuern, werden durch eine zentrale Steuereinheit erzeugt und dann zu den verschiedenen Rechnerstationen durch eine Daisy-Chain-Anordnung, durch eine Aufrufanordnung (Polling) oder eine Anordnung übertragen, die als „unabhängige Anforderungen" (independent-requests) bekannt ist. Bei einer anderen Art ist keine zentrale Steuereinheit vorgesehen; statt dessen ist die Steuerlogik gleichmäßig unter den Rechnerstationen verteilt. Die Steuersignale, die durch die Rechnerstationen erzeugt werden, werden von der einen zur anderen durch daisy-chaining, Aufruftechnik oder durch unabhängige Anforderungen übertragen. Das hauptsächliche Problem beider Auswahltechnik für die Steuerung des Zugriffs besteht darin, daß das Netz vollständig von der Tätigkeit einer einzigen Einheit abhängig ist. Wenn das Netz eine zentrale Steuereinheit enthält und die zentrale Steuereinheit ausfällt, kann das Netz nicht arbeiten. Das gilt auch, wenn das Netz keine zentrale Steuereinheit aufweist und die zur Zeit die Steuerung wahrnehmende Rechnerstation ausfällt. Bei anderen bekannten Verfahren des wahlfreien Zugriffs (random access) muß eine Rechnerstation, die Zugriff zum Bus wünscht, nicht warten, bis sie angesteuert wird, sondern sie überwacht einfach den Bus auf eine Tätigkeit. Wenn keine Tätigkeit oder Aktivität vorhanden ist, nimmt die Rechnerstation an, daß der Bus frei ist, und überträgt ihre Nachricht. Das Problem bei diesem Verfahren besteht darin, daß zwei (oder mehr) Rechnerstationen zu der Schlußfolgerung, daß der Bus frei ist, zu ungefähr der gleichen Zeit kommen können und gleichzeitig zum Bus Zugriff nehmen. Wenn dies eintritt, kollidieren die zwei Nachrichten und gehen verloren. Beim Reservierungsverfahren gibt eine Rechnerstation, die wünscht, eine Nachricht zu übertragen, eine Anforderung hierfür ab und erhält dann eine in derZukunft liegende reservierte Zeit, während der sie ihre Nachricht übertragen kann. Die Hauptprobleme bei diesem Verfahren bestehen darin, daß es von der Operation der Einheit, durch die Anforderungen bearbeitet werden müssen, abhängt und daß es relativ langsam ist.In a known method, which is known as a selection method, a computer station only has the opportunity for access to the bus when it receives a signal that it is the turn of access (DE-OS 3334123,3409885). The signals that control the computers are generated by a central control unit and then transmitted to the various computer stations by a daisy-chain arrangement, a polling arrangement, or an arrangement called "independent requests". Another type does not have a central control unit, but instead, the control logic is evenly distributed among the computer stations, the control signals generated by the computer stations being daisy-chained, calling technology or independent requests from one to the other The main problem of both access control selection techniques is that the network is completely dependent on the operation of a single unit, and if the network has a central control unit and the central control unit fails, the network can not work if the network is not central St has euereinheit and the currently perceiving the control computer station fails. In other known methods of random access, a computer station that wants access to the bus does not have to wait for it to be driven, but simply monitors the bus for an activity. If there is no activity or activity, the computer station assumes that the bus is free and transmits its message. The problem with this method is that two (or more) computer stations can come to the conclusion that the bus is idle at about the same time while accessing the bus. When this happens, the two messages collide and get lost. In the reservation method, a computer station wishing to transmit a message makes a request for it and then obtains a reserved time in the future during which it can transmit its message. The main problems with this method are that it depends on the operation of the unit through which requests must be handled and that it is relatively slow.

Eine genauere Diskussion der obengenannten Verfahren kann in der rfe33 (1984) H. 4 ff., Dipl.-Ing. W. Matthes, „Multimikrorechnersysteme" gefunden werden.A more detailed discussion of the above methods can be found in the rfe33 (1984) H. 4 ff., Dipl.-Ing. W. Matthes, "Multimikrorechnersysteme" can be found.

Die Erfindungsbeschreibung DE-OS 3119394 schlägt ein weite Entfernungen überbrückendes Rechnernetz vor, das einen einzigen bidirektionalen Bus und eine Mehrzahl von Rechnerstationen aufweist. Jede Rechnerstation besitzt einen Rechner und eine Adaptereinheit. Jede Adaptereinheit besitzt eine Leitungsaktivitätsanzeiger zum Überwachen des Busses auf Aktivität, einen Zeitgeber zum Messen der Zeit der Inaktivität auf dem Bus, eine Einrichtung zum Erzeugen von Impulsen, eine Steuerlogik und eine Interfacelogikschaltung.The invention description DE-OS 3119394 proposes a long distance bridging computer network having a single bidirectional bus and a plurality of computer stations. Each computer station has a computer and an adapter unit. Each adapter unit has a line activity indicator for monitoring the bus for activity, a timer for measuring the time of inactivity on the bus, means for generating pulses, control logic, and an interface logic circuit.

Bekannt durch die DE-OS 3126384 ist eine Prioritätsauswahleinrichtung zur Auswahl einer an eine zentrale Steuerung gerichteten Operationsanforderung aus mehreren gleichzeitig vorliegenden Operationsanforderungen, die von Prozessoren eines Multiprozessorsystems ausgegeben werden. Im Normalbetrieb wird die Zuordnung von Prioritäten zu den einzelnen Prozessoren nach jeder Auswahl einer Operationsanforderung vertauscht. Dazu enthält die Auswahleinrichtung jedem Eingang zugeordnete Multiplexer, deren Dateneingänge mit den Ausgängen der die Anforderungssignale ausgebenden Elemente in verschiedener Reihenfolge ohne Wiederholung verbunden sind. Mit den Stufenausgängen eines Binärzählers sind sowohl die Steuereingänge aller Multiplexer als auch die Eingänge eines Registers verbunden, in das der jeweilige Zählerstand gleichzeitig mit der Aktivierung des Prioritätsnetzwerkes mit dem Beginn eines ersten Impulses übernommen wird. Mit den Ausgängen des Prioritätsnetzwerkes einerseits und des Registers andererseits sind die Eingänge von Exclusiv-ODER verbunden, deren Ausgänge Signale zur Kennzeichnung der aktuellen Nummer des ausgewählten Anforderungssignals bzw. des aussendenden Elements in binärer Codierung führen. Nach Abschluß der Prioritätsentscheidung wird bei Eintreffen eines zweiten Impulses am Zähleingang des Binärzählers der Zählerstand um eine Zählereinheit erhöht.Known from DE-OS 3,126,384, a priority selector for selecting an operation request directed to a central controller is comprised of a plurality of simultaneously existing operational requests issued by processors of a multiprocessor system. In normal operation, the assignment of priorities to the individual processors is swapped after each selection of an operation request. For this purpose, the selection device contains multiplexers assigned to each input, the data inputs of which are connected to the outputs of the elements emitting the request signals in a different order without repetition. With the stage outputs of a binary counter both the control inputs of all multiplexers and the inputs of a register are connected, in which the respective counter reading is taken simultaneously with the activation of the priority network with the beginning of a first pulse. With the outputs of the priority network on the one hand and the register on the other hand, the inputs of Exclusive-OR are connected, the outputs of which carry signals for identifying the current number of the selected request signal or the emitting element in binary coding. After completion of the priority decision, the count is increased by one counter unit upon arrival of a second pulse at the count input of the binary counter.

Bei der DE-OS 3026362 erfolgt ein schneller blockorientierter Datentransfer zwischen zwei Rechnern, die hierzu jeweils einen E/A-Baustein und eine Steuereinrichtung aufweisen. Die E/A-Bausteine beider Rechner stehen durch eine Datenübertragungsleitung miteinander in Verbindung, und die Steuereinrichtungen sind über Leitungen zu einer Befehlssteuereinrichtung zusammengefaßt. Zur Durchführung eines Datentransfers fordert der sendende Rechner mit einer Unterbrechungsanforderung über die Befehlssteuereinrichtung den anderen Rechner hierzu auf, aktiviert seinen E/A-Baustein und setzt sich still. Die Befehlssteuereinrichtung erzeugt bei Bereitschaft des aufgeforderten Rechners eine Unterbrechungsanforderung als Rückmeldung für den sendenden Rechner und aktiviert seinen E/A-Baustein, wonach über die Datenübertragungsleitung eine synchrone Ausgabe/eingäbe des zu transferierenden Datenblocks erfolgt. Die beiden Unterbrechungsanforderungen dienten nur zur Aktivierung der E/A-Bausteine beider Rechnerund werden danach nicht mehr beachtet.In DE-OS 3026362 there is a fast block-oriented data transfer between two computers, each having an I / O module and a control device for this purpose. The I / O modules of both computers communicate with each other through a communication line, and the controllers are combined via lines to a command controller. In order to carry out a data transfer, the sending computer requests the other computer with an interrupt request via the command control device, activates its I / O module and sits down. When the requested computer is ready, the command control device generates an interrupt request as feedback for the sending computer and activates its I / O module, which is followed by a synchronous output / input of the data block to be transferred via the data transmission line. The two interrupt requests were only used to activate the I / O modules of both computers and are then ignored.

Durch DD-WP 155662 ist ein Mehrrechnersystem bekannt, bei dem von mehreren gleichartigen, zwei gleichberechtigt gekoppelte, aus gleicher Taktquelle gespeiste Mikrorechner, die über je einen Unterbrechungseingang, je einen den Software-Haltezustand signalisierenden Halt-Ausgang, je eine programmierbare Parallel-Ein-Ausgabe-Schnittstelle, sogenannte PlO und jeweils eigenen Speicherbereich verfügen, mittelst Blockausgabe- und Blockeingabe- oder andere Aus/Eingangsbefehle gleicher Taktlänge einen Datentransfer ausführen. Die wahlweise als Ein- oder Ausgänge dienenden Klemmen eines ersten Ports jeder PIO sind mit den wahlweise als Ein- oder Ausgänge dienenden Klemmen der ersten Ports aller übrigen PIO in Form eines zur Kopplung dienenden Daten-Koppelbus-Systems verbunden.By DD-WP 155662 a multi-computer system is known in which of several identical, two equal coupled, fed from the same clock source microcomputer, each with an interrupt input, depending on the software holding state signal Halting output, each programmable parallel input Output interface, so-called PlO and each have their own memory area, by means of block output and block input or other output / input commands of the same cycle length perform a data transfer. The optionally acting as inputs or outputs terminals of a first port of each PIO are connected to the optionally serving as inputs or outputs terminals of the first ports of all other PIO in the form of a serving for coupling data-coupling bus system.

Je Kopplungskanal eines Rechners zu einem gleichberechtigten Rechner sind zwei wahlweise Anforderungs- oder Quittungssignal führende Leitungen von Klemmen eines zweiten Ports der PIO des einen Rechners zu zwei Klemmen des zweiten Ports des anderen Rechners und außerdem zu zwei Eingängen einer bei aktivem Zustand aller Eingänge am Ausgang Tiefpegel einnehmenden je Kopplungskanal vorhandenen logischen NAND-Schaltung mit offenem Kollektor geschaltet. Zwei weitere Eingänge der NAND-Schaltung sind mit den HALT-Ausgängen der beiden Rechner verbunden, und der Ausgang der NAND-Schaltung ist mit je einem, eine gemeinsame Unterbrechung auslösenden Eingang des zweiten Ports aller Rechner oder mit einer im Bedarfsfall auf Unterbrechungsauslösung beim empfangenden Rechner programmierten Leitung des Daten-Koppelbus-Systems verbunden.Depending coupling channel of a computer to an equal computer are two optional request or acknowledgment signal lines leading from terminals of a second port of the PIO of one computer to two terminals of the second port of the other computer and also to two inputs of an active state of all inputs at the output low level engaged per channel coupling existing NAND logic circuit with open collector. Two further inputs of the NAND circuit are connected to the HALT outputs of the two computers, and the output of the NAND circuit is one, a common interrupt triggering input of the second port of all computers or with an interrupt request on the receiving computer if necessary programmed line of the data link bus system.

Object of the invention

Die starre als auch wechselnde Zuordnung von Prioritäten bei der Benutzung des gemeinsamen Koppelbusses kann nachteiligerweise dazu führen, daß bei diskontinuierlichem Datenanfall ein Sender, der zu einem betrachteten Augenblick sehr viele Daten zu transferieren hätte, aufgrund niederer Priorität wiederholte erfolglose Zugriffversuche unternehmen muß und in dieser Zeit keine anderen Aufgaben erledigen kann.The rigid as well as changing assignment of priorities when using the common coupling bus can disadvantageously lead to discontinuous data attack a transmitter that would have to transfer a lot of data at a given moment, low priority due to repeated unsuccessful attempts to access and in this time can not do any other tasks.

Bei dem gewählten Lösungsweg eines Multimikrorechnersystems mit Kopplung über parallele E/A-Ports sollen einschränkende und erschwerende Bedingungen, wie Master-Slave-Verhältnis, relativ langsame Datenübertragung lediglich zwischen zwei Rechnern, langwierige Busvermittlung und Prioritätsentscheidungen, unökonomische SpezialSchaltkreise usw. weitestgehend vermieden werden.In the chosen approach of a multi-core computer system with coupling via parallel I / O ports restrictive and aggravating conditions, such as master-slave ratio, relatively slow data transmission between two computers, lengthy bus switching and priority decisions, uneconomical special circuits, etc. should be largely avoided.

Explanation of the essence of the invention

Ausgehend von vorstehender Zielstellung verfolgt die Erfindung nachstehende Aufgabenstellung:Based on the above objective, the invention pursues the following task:

— Alle Mikrorechner arbeiten autonom mit eigenem Speicherbetrieb, jedoch mit einer gemeinsamen Taktquelle und treten nur zum Datenaustausch miteinander in Verbindung.- All microcomputer work autonomously with its own memory operation, but with a common clock source and connect only for data exchange with each other.

— Jeder Mikrorechner kann nach dem Prinzip des wahlfreien Zugriffes auf jeden anderen bzw. auch zu mehreren oder allen anderen in einem einzigen Übertragungszyklus Datenblöcke übertragen.Each microcomputer can transmit data blocks according to the principle of random access to each other or even to several or all others in a single transmission cycle.

— Der sendewillige Mikrorechner initiiert den Sendewunsch zu einem ihm passenden Programmzeitpunkt nach Zusammenstellung der zu übertragenden Datenpakete und greift auf den oder die Empfänger zu, welche im Interruptbetrieb auf die Kopplung eingehen.- The sendwillige microcomputer initiates the send request to a suitable program time after compilation of the data packets to be transmitted and accesses the receiver or receivers, which are received in the interrupt operation on the coupling.

— Der Koppelhardwareaufwand ist gering und zu einem Teil auf einer zentralen Koppelleiterkarte und zum anderen als identische Zusatzlogik bei den einzelnen Rechnern realisierbar.- The Koppelhardwareaufwand is low and a part on a central Koppelelleiterkarte and on the other as identical additional logic in the individual computers feasible.

— Der Koppelbus ist standardisierbar, und das System ist ohne weiteres durch Nichtbelegung abrüstbar.- The coupling bus can be standardized, and the system can be easily disarmed by non-occupancy.

— Die Koppelbusbenutzung soll sich dem Anfall der zu übertragenden Datenpakete anpassen und gestaltet sich in erster Linie stochastisch ohne Prioritätenzuordnung.- The coupling bus should be adapted to the attack of the data packets to be transmitted and designed primarily stochastic without prioritization.

Das Prinzip des unabhängigen stochastischen Koppelbuszugriffs ohne Prioritätenverteilung kann, wenn auch mit einer sehr geringen Wahrscheinlichkeit, dazu führen, daß zwei sendewillige Rechner zur gleichen Zeit den Koppelbus auf „frei" vorprüfen und zur gleichen Zeit belegen wollen. Dieser Konflikt wird derart gelöst, daß der wirklich zeitlich zuerst zugreifende Rechner den Koppelbus bekommt.The principle of independent stochastic shared bus access without prioritization distribution can, although with a very low probability, cause two transmitters willing to transmit at the same time to check the communication bus for "free" and to occupy it at the same time really temporally first accessing computer gets the coupling bus.

Für ein Mehrrechnersystem, bei dem je Kopplungskanal eines Rechners zu einem gleichberechtigten Rechner je zwei wahlweise Anforderungs- oder Quittungssignale führende Steuerleitungen, vorzugsweise jeweils benachbarte, als Ein- bzw. Ausgang programmierte Portklemmen verbinden, wird die Aufgabe erfindungsgemäß dadurch gelöst, daß die Portausgangsklemmen je über Treibertore mit den Steuerleitungen verbunden sind, deren Torverriegelungssignale jeweils vom Ausgang eines monostabilen Multivibrators abgeleitet sind, dessen Flanken-Triggereingang an den Ausgang eines alle Quittungssignale und sämtliche Anforderungssignale der nichteigenen Koppelwege disjunktiv verknüpfenden Gatters geschaltet ist. Zur Vermeidung von Hasardfehlern ist vorgesehen, daß die Taktversorgung der einzelnen Mikrorechner phasenverschoben erfolgt. Erfindungsgemäß werden synchrone Buszugriffe für den erstzugreifenden Rechner erfindungsgemäß dadurch entschieden, daß die Ausgänge der Steuersignale disjunktiv verknüpfenden Gatter der jeweils anderen Rechner konjunktiv verknüpft an einen Triggersperreingang des monostabilen Multivibrators geschaltet sind.For a multi-computer system in which each coupling channel of a computer to an equal computer each two optional request or acknowledgment signals leading control lines, preferably each adjacent, as input or output programmed port terminals connect, the object is achieved in that the port output terminals depending on Driver gates are connected to the control lines whose Torverriegelungssignale are each derived from the output of a monostable multivibrator whose edge trigger input is connected to the output of all acknowledgment signals and all request signals of the non-proprietary coupling paths disjunctive linking gate. To avoid hazards errors, it is provided that the clock supply of the individual microcomputers is carried out in phase. According to the invention, synchronous bus accesses for the first-accessing computer are decided according to the invention in that the outputs of the control signals of disjunctive-linking gates of the respective other computers are conjunctively connected to a trigger-inhibit input of the monostable multivibrator.

Eine Selbsthaltesicherung der Triggerfähigkeit gegen Hasards und eine Triggerverriegelung während des gesamten Koppelintervalls für alle monostabilen Multivibratoren wird erfindungsgemäß dadurch erzielt, daß die Ausgänge sämtlicher Steuersignale disjunktiv verknüpfenden Gatter mittelst eines weiteren Gatters disjunktiv verknüpft sind und der Ausgang dieses Gatters über ein weiteres Gatter mit sämtlichen Ausgängen der monostabilen Multivibratoren konjunktiv verknüpft ist, wobei der Ausgang des letzteren Gatters an einen zweiten Triggersperreingang sämtlicher monostabilen Multivibratoren geschaltet ist.A self-locking the trigger capability against hazards and a trigger lock throughout the coupling interval for all monostable multivibrators is inventively achieved in that the outputs of all control signals disjunctive gates by means of another gate are disjunctively linked and the output of this gate via a further gate with all the outputs monostable multivibrators is conjunctively linked, wherein the output of the latter gate is connected to a second trigger lock input of all monostable multivibrators.

embodiment

An Hand von zwei Figuren soll im nachfolgenden Ausführungsbeispiel die Erfindung an Hand eines 4-Rechner-Systems näher erläutert werden. Fig. 1 zeigt den erfindungswesentlichen Teil einer sogenannten Koppelleiterkarte als Logikplan. Zu dieser Leiterkarte führt von jedem Rechner des Systems ein sogenannter Steuer-Koppelbus, der im wesentlichen die Anforderungsund Quittungsleitungen umfaßt, die auf der Koppelleiterkarte entsprechend einem Rechnerverbindungscode RC... miteinander gebrückt sind.With reference to two figures, the invention will be explained in more detail in the following embodiment with reference to a 4-computer system. Fig. 1 shows the invention essential part of a so-called coupler card as a logic diagram. To this printed circuit board leads from each computer of the system, a so-called control-coupling bus, which essentially comprises the request and acknowledgment lines, which are bridged together on the coupler card according to a computer connection code RC ....

Es werden über diese Koppelleiterkarte immer ein Steuerausgang Bit 7 + 5 + 3 der Koppel-ΡΙΟ eines Rechners als Anforderungsleitung zu einem Steuereingang Bit 6 + 4 + 2 eines anderen Rechners hin- und von dessen nächsthöheren Ausgangsbit als Quittungsleitung zum nächstniederen Eingangsbit des ersten Rechners zurückgeführt. Diese Überkreuzschaltung sichert programmäßig lediglich durch Links- bzw. Rechtsschiebebefehl die Quittungsgenerierung bzw. Kontrolle. Es existieren zwischen 4 Rechner (J) = 6 Koppelwege und pro Koppelweg eine Anforderungs- und eine Quittungsleitung. Die z.B. vom Rechner 1 zum Rechner 2 geführte Anforderungsleitung wird mit „1.2" und die vom Rechner 2 zum Rechner 1 geführte Quittungsleitung mit „2.1" gekennzeichnet, wobei gleichzeitig auch die auf ihnen übertragenen Signale so bezeichnet werden. Bezüglich der Signalrichtung von Anforderungs- und Quittungssignal bezeichnet jeweils die erste Ziffer die Quelle und die zweite Ziffer die Senke des Signals. Anforderungs- und Quittungsleitungen tauschen ihre Funktion bei entgegengesetztem Datentransfer zwischen den bezeichneten Rechnern.A control output bit 7 + 5 + 3 of the coupling-ΡΙΟ of a computer as a request line to a control input bit 6 + 4 + 2 of another computer is always returned from its next higher output bit as an acknowledgment line to the next lower input bit of the first computer , This crossover saves programmatically only by left or right shift command the receipt generation or control. There are between 4 computers (J) = 6 coupling paths and per coupling path a request and an acknowledgment line. The e.g. From the computer 1 to the computer 2 guided request line is marked with "1.2" and the led from the computer 2 to the computer 1 receipt line with "2.1", at the same time the signals transmitted to them are so designated. With respect to the signal direction of the request and acknowledge signals, the first digit denotes the source and the second digit the sink of the signal. Request and acknowledge lines exchange their function with opposite data transfer between the designated computers.

Die Koppelleiterkarte enthält einen nicht dargestellten zentralen Taktgenerator (T = 400 ns) mit einer Kette von nachgeschalteten invertierenden Treibern, deren Signalverzögerungszeiten (2 χ 30 ns) vier phasenverschobene Taktsignale für die vier Rechner erzeugen. Durch diese Phasenverschiebung (60 ns, 230 ns, 290 ns) werden Hasardfehler bei der Generierung eines B1 -Signals und einer Verriegelung der Ausgangssteuersignale B7; 5; 3 der Koppel-ΡΙΟ vermieden, wenn zufällig einmal zwei Rechner zyklussynchron den Koppelbus belegen wollen.The coupler card contains a central clock generator (T = 400 ns), not shown, with a chain of downstream inverting drivers whose signal delay times (2 χ 30 ns) generate four phase-shifted clock signals for the four computers. Due to this phase shift (60 ns, 230 ns, 290 ns), errors in the generation of a B1 signal and a locking of the output control signals B7; 5; 3 the coupling-ΡΙΟ is avoided, if at random once two computers want to occupy the coupling bus cycle-synchronously.

Die drei Ausgänge des Port B Bit 7, 5,3 (high-aktiv) jeder Koppel-ΡΙΟ (Fig. 2) sind überTreiber-NAND mit offenem Kollektor nur dann auf dem Koppelbus (low-aktiv) wirksam, wenn das von der Koppelleiterkarte generierte Busverriegelungssignal B1 nicht aktiv (H) ist.The three outputs of Port B bits 7, 5, 3 (high active) of each coupling ΡΙΟ (Figure 2) are active on the open collector driver NAND on the coupling bus (low active) only when that of the coupler card generated bus lock signal B1 is not active (H).

Es erfolgt in dem dargestellten Schaltungskomplex auf der Koppelleiterkarte (Fig. 1) die Generierung der vier Busverriegelungssignale B 1.1 bis B 1.4. Für jeden Rechner erfolgt jeweils durch ODER-Verknüpfungen aller durch die anderen Rechner möglichen Anforderungssignale (während die eigenen drei möglichen Anforderungssignale beim eigenen B1-Signal nicht mit verknüpft werden) die Bildung eines Triggersignals R1, R 2, R3, R4 durch das je ein Monoflop MM (DL 123) an R-Eingang in Form einer L-H-Flanke getriggert werden kann. Ein getriggertes Monoflop macht an seinem Ausgang über Leitungstreiberfür eine bestimmte Zeit die B1.-Signalleitung jedes nicht zugreifenden Rechners low-aktiv.In the illustrated circuit complex on the coupler card (FIG. 1), the four bus locking signals B 1.1 to B 1.4 are generated. For each computer takes place in each case by OR operations of all possible by the other computer request signals (while the own three possible request signals are not linked in their own B1 signal) the formation of a trigger signal R1, R 2, R3, R4 by the one monoflop MM (DL 123) can be triggered at the R input in the form of an LH edge. A triggered monoflop, at its output via line drivers, will render the B1 signal line of each non-accessing computer low-active for a certain time.

Als Busverriegelungssignal werden jeweils die generierten Signale B1.1. bis B1.4 (low-aktiv) mit Porteingang B1 des betreffenden Rechners invertiert verbunden.The bus signals which are generated in each case are the generated signals B1.1. to B1.4 (low-active) connected to port B1 of the respective computer inverted.

Das Monoflop MM läßt sich durch eine L-H-Flanke am Eingang R jedoch nur triggern, wenn ein Eingang A auf „low" und sein Eingang B auf „high" liegen. Wie Fig. 1 zeigt, ist Eingang A eines jeden Monoflops über ein Drei-Eingangs-AND an jeweils den Ausgang R der anderen Rechnern zugeordneten 8-Eingangs-NANDR geschaltet und gibt somit vor einem Buszugriff ein „low" an den Eingang A. An den NAND_R erscheinen die Triggerflanken R = LH nach der Buslaufzeit und den Signalverzögerungszeiten des Leitungstreibers und des NAND_R (ca. 70 ns) ab Ausgabe des Rechnerverbindungscodes RC.. auf Port B des erstzugreifenden Senders. Der Α-Eingang des Erst-Sender-Monoflops geht dann um die Signalverzögerungszeit des AND (15 ns) später auf „high", so daß dieses nicht mehr triggerbar ist. Ein anderer (maschinenzyklussynchron) zugreifender Rechner kann jedoch frühestens 60ns (infolge der Phasenverschiebung des Taktes) später eine Triggerflanke am Eingang R des Monoflops des erstzugreifenden Senderserzeugen. Da jedoch bereits nach 15 ns die Triggerbarkeit des eigenen Monoflops (der zwar durch die synchrone Zweitbelegung an seinem R-Eingang die L-H-Flanke bekommt) nicht mehr gegeben ist, wird ein B1-Signalfürden Erst-Sender-Rechner nicht generiert. Die B 1-Signale für die drei anderen Rechner sind jedoch noch ca. 145ns aktiv (L) und verriegeln nach Rückdurchlauf der Busleitung und der Signalverzögerungszeit der Bustreiber für die Steuerausgänge B7,5,3 nach weiteren 45ns den Zugriff auf den Steuerbus nunmehr generell für die anderen drei Rechner.However, the monostable MM can only be triggered by an LH edge at the input R if an input A is low and its input B is high. As shown in FIG. 1, input A of each monoflop is connected via a three-input AND to the output R of the other computers associated 8-input NANDR and thus indicates a "low" to the input A. An the NAND _R appear the trigger edges R = LH after the bus cycle time and the signal delay times of the line driver and the NAND _R (about 70 ns) from output of the computer link codes RC .. on port B of erstzugreifenden transmitter. the Α input of the initial sender Monoflops then goes to the signal delay time of the AND (15 ns) later to "high", so that this is no longer triggerable. However, another (machine-cycle-synchronous) accessing computer may generate a trigger edge at the earliest 60ns (due to phase shift of the clock) at the input R of the monoflop of the first-accessing transmitter. However, since the triggerability of the own monoflop (which receives the LH edge at its R input due to the synchronous second assignment at 15 ns) is no longer given, a B1 signal is not generated for the first transmitter computer. However, the B 1 signals for the other three computers are still active for about 145 ns (L) and now lock the control bus for after a return pass of the bus line and the signal delay time of the bus driver for the control outputs B7,5,3 after another 45 ns the other three computers.

Diese Verriegelungsschaltungen sollen im Rahmen des Beispiels anhand der Fig. 1 von der Sicht des zugreifenden Rechners 4, der mit Rechner 1 koppeln möchte, näher erläutert werden. Dabei wird jedoch angenommen, daß bereits Rechner 3 mit einem Sendewunsch an Rechner 4zyklussynchron (d. h. 60 ns früher) den Rechnerverbindungscode RC4 (Signal 3.4) auf den Bus gelegtThese locking circuits will be explained in more detail in the context of the example with reference to FIG. 1 from the point of view of the accessing computer 4, which would like to couple with computer 1. However, it is assumed that computer 3 with a send request to the computer 4zyklussynchron (ie 60 ns earlier) the computer connection code RC4 (signal 3.4) placed on the bus

Der Triggereingang R₄ des Monoflops-MM4 liegt am Ausgang des NAN D_R4, an dessen Eingänge alle durch die anderen Rechner möglichen Anforderungssignale (1.2; 2.1; 1.3; 3.1; 1.4; 2.3; 3.2; 2.4; 3.4;) gelegt sind. Wird auch nur eines dieser 9 Signale (z.B.The trigger input R _{4 of} the monoflop MM4 is located at the output of the NAN D _R4 , at the inputs of all of the other computer possible request signals (1.2, 2.1, 1.3, 3.1, 1.4, 2.3, 3.2, 2.4, 3.4;) are placed. If only one of these 9 signals (eg

3.4) „low", so wird derNAND_R4-Ausgang „high" und kippt das Monoflop MM4in den zeitweiligen Zustand.3.4) goes low, the NAND _R4 output goes high and tilts the monoflop MM4 into the temporary state.

Der Triggereingang R₄ des Monoflops MM 4 zur Bildung von B 1.4 wird nach Funktion (1) angesteuert, weichein NAND-Technik wie folgt realisiert ist:The trigger input R _{4 of} the monoflop MM 4 for the formation of B 1.4 is controlled according to function (1), in which a NAND technique is realized as follows:

R₄=(1.2-2.1)-1.3-3.1-2.3-3.2-1.4-4.1-3.4 (DR ₄ = (1.2-2.1) -1.3-3.1-2.3-3.2-1.4-4.1-3.4 (D

Es war angenommen, daß Rechner 3 sein Anforderungssignal 3.4 bereits aktiviert hat. Daher sind vorstehende Funktion (1) wie auch die Funktionen für die Triggersignale R₁ und R₂ erfüllt (H).It was assumed that computer 3 has already activated its request signal 3.4. Therefore, the above function (1) as well as the functions for the trigger signals R ₁ and R _{2 are} satisfied (H).

Haben dabei die Eingänge B der Monoflops MM4, MM1 und MM 2 „high "-Pegel und die Eingänge A „Iow"-Pegel, so werden sie getriggert. Eingang B₄ liegt parallel mit den anderen Eingängen B₃, B₂ und Bi am Ausgang eines NAND₈ entsprechend nachstehender Funktion (2), das noch solange Η-Pegel führt, bis alle Monoflopausgangssignale Q₁, Q₂, Q₃, Q₄ gemäß Funktion (2) wieder in der stabilen Lage, d.h. „high", sind:If the inputs B of the monoflop MM4, MM1 and MM 2 have high levels and the inputs A have an Iow level, they are triggered. Input B ₄ is in parallel with the other inputs B ₃ , B ₂ and Bi at the output of a NAND ₈ according to the following function (2), the noch-level until all monoflop output signals Q ₁ , Q ₂ , Q ₃ , Q ₄ according to function (2) again in the stable position, ie "high", are:

B = Q₁-Q₂-Q₃-Q₄-R₁-R₂-R₃-R₄ (2)B = Q ₁ -Q ₂ -Q ₃ -Q ₄ -R ₁ -R ₂ -R ₃ -R ₄ (2)

Gemäß (2) sind vier NAND_B-Eingänge jeweils an den Monoflopausgang Q geschaltet, der im zeitweiligen Zustand „Iow"-Pegel hat und im stabilen Zustand wieder auf „high"-Pegel geht.According to (2), four NAND _B inputs are respectively connected to the monoflop output Q, which has "Iow" level in the temporary state and goes back to "high" level in the stable state.

Der 5. Eingang des NAND₈ gemäß Funktion (2) liegt am Ausgang eines weiteren NANDr₈, dessen vier Eingänge über Inverter an Ausgänge der vier NANDr entsprechend Funktion (1) für R1, R 2, R 3 und R4 geschaltet sind. Etwa nach 3 χ 15ns = 45 ns, nachdem eine dieser Teilfunktionen „low" wurde, wäre infolge des 5. Eingangs der auf „high" geht, der Ausgang des NAND₈ gemäß Funktion (2) „low" und könnte damit die Triggerfähigkeit der anderen Monoflops beeinträchtigen. Um das zu verhindern, sichern alle Monoflopausgänge Qi, Q₂, Q₃ und Q₄, die bereits nach einer Signalverzögerungszeit tpHL = 27nsabTriggerung „low" sind, das „high" an den Eingängen B der Monoflops über die instabile Zeitphase t_M der Monoflop. Durch vorstehend beschriebene Schaltung ist darüber hinaus gewährleistet, daß nur beim erstmaligen Koppelbuszugriff alle · vier Monoflops triggerbar sind und diejenigen triggern, bei denen die Triggeransteuerbedingungen (R = L —» H; A = L, B =' H) auch erfüllt sind (im Beispiel hat Rechner 3 das Anforderungssignal 3.4. auf den Steuerbus gelegt, so daß MM 4, MM1 und MM 2 getriggert werden). Nach Ablauf der instabilen Monoflopzeitphasen t_M gehen alle Q-Ausgänge wieder in „high", so daß (einschließlich der Teilfunktion am 5. Eingang) der NAND_B-Ausgang und damit die Eingänge Baller Monoflops in „low" gehen. Nunmehr sind die Monoflops erst wieder triggerbar, wenn das Koppelintervall beendet ist, wobei alle Steuer-Signale wieder *The 5th input of the NAND ₈ according to function (2) is connected to the output of another NANDr ₈ whose four inputs are connected via inverters to outputs of the four NANDr corresponding to function (1) for R1, R2, R3 and R4. After about 3 χ 15ns = 45 ns, after one of these subfunctions has become "low", the output of the NAND ₈ would be low as a result of the 5th input, which could be "low" according to function (2) To prevent this from occurring, all monoflop outputs Qi, Q ₂ , Q ₃ and Q ₄ , which are already "low" after a signal delay time tpHL = 27nsabtriggering, ensure the "high" at the inputs B of the monoflops over the unstable time phase t _M of the monoflop By the above-described circuit furthermore it is ensured that all four types monoflop are triggered only for the initial Koppelbuszugriff and trigger those in which the Triggeransteuerbedingungen. (R = L ->H; A = L, B = 'H) In the example, computer 3 has the request signal 3.4 placed on the control bus, so that MM 4, MM1 and MM 2 are triggered.) After the unstable Monoflopzeitphasen t _M go all Q-outputs wied he in "high", so that (including the subfunction at the 5th input), the NAND _B output and thus the inputs baller monoflops in "low" go. Now the monoflops can only be retriggered when the coupling interval has ended, with all the control signals again *

inaktiv (H) und damit der 5. Eingang des NAND₈ gemäß Teilfunktion (2) wieder „low" wird.inactive (H) and thus the 5th input of the NAND ₈ according to subfunction (2) becomes "low" again.

Die Rechner 1; 2 und 4 hatten während der MonoflopzeittM ein aktives B1-Signal und konnten aufgrund der dadurch gesperrten B7; 5; 3-AusgängederKoppel-PIO keine aktiven Signale auf den Koppelsteuerbus legen. Lediglich Rechner 4 legte, wie im Beispiel angenommen, den Rechnerverbindungscode RC1 ca. 60 ns später als Rechner 3 seinen Code RC4 auf den Bus. Der Code RC4 brachte nach ca. 70 ns eine L-H-Flanke der Triggersignale R1, R 2, R4. Als Folge (15 ns später) war auch der Ausgang des diese 3 Signale verknüpfenden AND₃ auf „high " gegangen. Der Ausgang dieses AND₃ liegt am Eingang A₃ des Monoflops MM 3 und verhinderte mit „high" dessen Triggerbarkeit. Der vom Rechner 4 ausgegebene Code RC1 brachte frühestens nach weiteren 45 ns eine L-H-Flanke des Triggersignals R 3, die jedoch MM 3 nicht mehr triggern konnte, d. h. es erfolgte keine Generierung des Verriegelungssignals B1.3.The computers 1; 2 and 4 had an active B1 signal during monoflop time M and could be blocked by B7; 5; 3 outputs of the coupling PIO do not apply any active signals to the coupling control bus. Only computer 4 put, as assumed in the example, the computer connection code RC1 about 60 ns later than computer 3 its code RC4 on the bus. The code RC4 brought after about 70 ns an LH edge of the trigger signals R1, R 2, R4. As a result (15 ns later), the output of the AND _{3, which} linked these 3 signals, had also gone high. The output of this AND ₃ is at the input A _{3 of} the monoflop MM 3 and prevented its triggerability with "high". The code RC1 output by the computer 4 brought an LH edge of the trigger signal R 3 at the earliest after another 45 ns, which, however, could no longer trigger MM 3, ie no generation of the interlock signal B1.3 took place.

-6- ZBZ 7Z5-6- ZBZ 7Z5

Rechner 3 hatte nach ca. 190 ns ab Erstzugriff bei allen anderen Rechnern die Bustreiber durch Generierung des B1.1 -, B1.2- und B1.4-Signals verriegelt. Der durch Rechner 4 im zyklussynchronen Zweitzugriff ausgegebene Code RC1 war daher nur für ca. 130 ns auf dem Bus. - Computer 3 had locked the bus drivers by generation of the B1.1, B1.2 and B1.4 signal after first 190 ns from first access on all other computers. The code RC1 output by computer 4 in the cycle-synchronous second access was therefore only on the bus for about 130 ns. -

Rechner 3 als auch Rechner 4 hatten mit Abstand von 60 ns durch Ausgabe auf Port B ihrer Koppel-ΡΙΟ einen Buszugriff unternommen. Das Anforderungssignal 4.1 von Port B Rechner 4 wurde nach ca. 130ns gegenüber dem Bus verriegelt, steht jedoch noch im Ausgangsregister Port B der Koppel-ΡΙΟ des Rechners 4. Das Verriegelungssignal B1.4 liegt seit ca. 190 ns ab Erstzugriff an dem B1-Eingang des Port B Rechner 4. Jeder Rechner, derauf den Bus zugegriffen hat, fragt programmgemäß anschließend mittels eines Eingabebefehls das Bit 1 Port B auf Aktivität ab. Rechner 3 hat kein aktives B 1.3-Signal, schließt daraus auf seine wirksame Busbelegung und bereitet sich auf das Datensenden vor, indem er seine PIO neu programmiert und dabei auch einen; anderen 2. Interruptvektor in Port B lädt. Dagegen läßt das aktive B1.4-Signal Rechner 4 erkennen, daß er mit seinem Zugriff zu spät gekommen ist und daß er sich mit seinem Sendewunsch programmgemäß zurückziehen muß. Die MonoflopsMMI, MM 2 und MM4 müssen mindestens solange den zeitweiligen Zustand tim und damit die Busverriegelungssignale B1.1, B1.2 und B1.4 aktiv halten, bis Rechner 4 im ungünstigsten Fall wieder sein Anforderungssignal 4.1 softwaremäßig von Port B gelöscht hat (ca. 60 Takte = 24ps). Sowie er programmäßig nach einigen Rückzugbefehlen das Unterprogramm verlassen hat und wieder Interrupt erlaubt, bearbeitet er (jedoch als Empfänger) den durch das Anforderungssignal 3.4 vom Rechner 3 anstehende Interrupt. In dessen Verlauf ist programmiert vorgesehen, daß er das Anforderungssignal 3.4. des Senders 3 seinerseits mit der Aktivierung des diesbezüglichen Quittungssignals 4.3 zu beantworten hat. Eine erneute Triggerung durch dieses Quittungssignal 4.3 infolge der L-H-Flanken an den R-Eingängen der Monoflops MM 3, MM1 und MM 2 wird jedoch durch die noch auf low liegenden B-Eingänge verhindert.Computer 3 as well as computer 4 had taken a distance of 60 ns by output on port B of their coupling-ΡΙΟ a bus access. The request signal 4.1 from port B computer 4 was locked to the bus after about 130 ns, but is still in the output register port B of the coupling ΡΙΟ of the computer 4. The interlock signal B1.4 has been located for about 190 ns from the first access to the B1. Input of the Port B computer 4. Each computer which has accessed the bus then requests the bit 1 port B for activity by means of an input command. Computer 3 does not have an active B 1.3 signal, deduces its effective bus occupancy, and prepares for data transmission by reprogramming its PIO and doing one; other 2nd interrupt vector in Port B loads. On the other hand lets the active B1.4 signal computer 4 recognize that he has come with his access too late and that he must withdraw according to the program with his request. The monoflops MMI, MM 2 and MM4 must at least as long as the temporary state tim and thus keep the bus locking signals B1.1, B1.2 and B1.4 active until computer 4 in the worst case again his request signal 4.1 software deleted from port B (approx 60 bars = 24ps). As soon as he has left the subprogram according to the program after a few retraction commands and again allows interrupt, he processes (but as a receiver) the interrupt pending by the request signal 3.4 from the computer 3. In the course of which is programmed provided that he the request signal 3.4. of the transmitter 3 in turn has to answer with the activation of the relevant acknowledgment signal 4.3. A renewed triggering by this acknowledgment signal 4.3 due to the L-H edges at the R inputs of the monoflop MM 3, MM1 and MM 2 is prevented by the still lying on low B inputs.

Claims

1. Arrangement for the random, stochastic and kollosionsf pure assignment of a coupling bus for equal data transfer between several autonomously operating, jointly clocked microcomputers of a parallel input interface (PIO) coupled multi-computer system, in each coupling channel of a computer to an equal computer, two each optionally connecting request or acknowledgment signals to leading control lines, preferably adjacent ones respectively, programmed as input and output port terminals, characterized in that the port output terminals (B7; 5; 3) are each connected via drive ports (T7; T5; T3) to the control lines (B7, B5; B3) whose gate locking signals (B 1) are each derived from the output (Q) of a monostable multivibrator (MM) whose edge trigger input (R) to the output of all acknowledgment signals and all request signals of non-own coupling paths disjunctively linking gate ( NAND _R ) et is.

2. Arrangement according to claim 1, characterized in that the clock supply of the individual microcomputer is carried out in phase.

3. Arrangement according to claim 1 and 2, characterized in that the outputs (R) of the control signals disjunktiv verknüfenden gate (NANDb) of the other computer conjunctively linked to a trigger lock input (A) of the monostable multivibrator (MM) are connected.

4. Arrangement according to claim 1 to 3, characterized in that the outputs (R) of all control signals disjunctive-linking gate (NANDr) by means of another gate (NANDr ₈ ) are disjunctively linked and the output of this gate (NAND _RB ) via another gate (NANDb) is conjunctively associated with all the outputs (Q) of the monostable multivibrators, the output of the latter gate (NAND _B ) being connected to a second trigger disable input (B) of all monostable multivibrators (MM).