DD211194B1

DD211194B1 - Schaltungsanordnung zur analyse eines seriellen digitalen datenstroms

Info

Publication number: DD211194B1
Application number: DD24434382A
Authority: DD
Inventors: Bernd Schildwach; Heinz Kober
Original assignee: Akad Wissenschaften Ddr
Priority date: 1982-10-28
Filing date: 1982-10-28
Publication date: 1987-04-01
Also published as: DD211194A1

Description

SlO, die Signale des Taktes und der Serieninformation in der PB auf die Einhaltung der geforderten Pegelwerte untersucht. Am fs Eingang eines FT liegt die Referenzfrequenz an. Sein erster Ausgang ist mit dem zweiten Eingang, sein zweiter Ausgang ist mit dem dritten Eingang der CTC verbunden. Die beiden Ausgänge des FT liefern für die CTC die entsprechenden Vergleichsfrequenzen, einmal zur Messung der Übertragungsfrequenz und zum anderen zur Messung der differentiellen

Frequenzabweichung. '

Die Datenausgänge derPB und die Datenaus- und -eingänge der CTC und der SIO sind über den gemeinsamen Datenbus mit dem Mikrorechner verbunden. Über diesen Datenbus erfolgt die Programmierung der einzelnen Baugruppen PB, SIO, CTC, die Übergabe der empfangenen Daten der SIO an den MR und die Übergabe der Analysenergebnisse aus der CTC, der PB und der SIO. Beim Erkennen eines Fehlers wird dieser über die gemeinsame Signalleitung INT an die die SIO, die PB und die CTC angeschlossen sind, als Interrupt-Signale dem Mikrorechner gemeldet. Dabei können von der PB Fehler der Signalpegel, von der | SIO Fehler im Synchronwort oder-block und von der CTC Abweichungen der Übertragungsfrequenz festgestellt werden. Die anderen Fehler werden durch Operationen im Mikrorechner ermittelt. Entsprechende Verbindungen zwischen der CTC und der SIO sowie zwischen der SIO und der PB legen die Priorität der Interrupt-Signale der entsprechenden Baugruppe fest. Zur Messung der differentiellen Frequenzabweichung und des Absolutwertes der Frequenz werden unterschiedliche Referenzsignale (fmi, fN2> für verschiedene Messungen der CTC benötigt, die mittels des FT aus einem Referenzsignal f_R erzeugt werden.

Die Steuerleitungen des Mikrorechners sind mit den Steuereingängen der PB, der SIO, der CTC und des RAM-Speichers verbunden, während die Adreßeingänge des RAM-Speichers mit den Adreßausgängen des Mikrorechners und die Datenein- und -ausgänge des RAM-Speichers mit dem Datenbus zusammengeschaltet sind. In diesem RAM-Speicher werden die empfangenen Daten und die Analyseergebnisse für einen Ereigniszeitraum, der eine bestimmte Anzahl von Datenworten, von Datenrahmen oder Datenblöcken beinhalten kann, gespeichert. Sie stehen dem Mikrorechner für weitere Operationen, z.B. zur Ausgabe an periphere Geräte oder zur Ausgabe auf ein Display usw., zur Verfügung.

Ausführungsbeispiel

Anhand eines Ausführungsbeispiels wird die Erfindung nachstehend näher erläutert. So zeigen

Fig. 1: Blockschaltbild der erfindungsgemäßen Schaltungsanordnung

Fig. 2: Struktur der gespeicherten Halbwörter im RAM-Speicher

Fig. 3: Detaillierte Struktur des RAM-Speicherinhalts für einen Ereigniszeitraum

Fig.4: Wahrheitstabelle der Signale SO und S1

Fig. 5: Wahrheitstabelle der Signale FO und F1

Aus der Fig. 1 ist zu ersehen/daß parallel zur Pegelbewertungsbaugruppe PB (1) die digitale Serieninformation I und das Taktsignal fr zur SIO (2) gelangt. Diese SIO (2) hat eine programmierbare Koinzidenzeinrichtung zum Vergleich der Bits der Serieninformation I und eine Möglichkeit der Programmierung der Anzahl der Bits pro Wort. Mit dieser Koinzidenzeinrichtung wird die Serieninformation I auf definierte Synchronwörter in einem Fangbetrieb der SIO (2) untersucht. Ist dieser Vergleich positiv, so erfolgt in Abhängigkeit von der bekannten Länge des Synchronblocks die Programmierung der SIO (2) auf den erneuten Fangbetrieb mit einer weiteren Bit-Struktur des Synchronblocks oder die Serien/Parallel-Umsetzung der Serieninformation und das Einlesen der Datenwörter in den Mikrorechner (5) über den gemeinsamen Datenbus DB zwecks Dekodierung und Prüfung der Datenworte sowie der Datenstruktur.

Dazu erfolgt quasi-gleichzeitig in der CTC (3) die Zeitmessung über die Informationsstruktur (Bit, Wort, Block oder Rahmen) mit einer definierten Frequenz. Das wiederholte Auszählen von Perioden der Übertragungsfrequenz, das Äquivalent zur Dauer eines Bits, ergibt die differentielle Frequenzabweichung. Der zu prüfende Takt f_T wird an den Eingang EC1 der CTC (3) gelegt. Die Auszählung einer Periodendauer

T.±

erfolgt mit der aus dem Referenzsignal f_R abgeleiteten Frequenz f_N2 im Zählkanal 3 der CTC (EC3).

Jede durch die Programmierung der CTC (3) definierte Flanke von f_T löst ein Signal auf der Interrupt-Leitung INT aus, wodurch der Zählerstand des CTC-Kanals (EC3) über den Datenbus DB in den Mikrorechner (5) gelesen und ausgewertet wird. Danach erfolgt als Abschluß der Interrupt-Routine das Neuladen des CTC-Kanals. Die Programmierung bzw. das Voreinstellen des Zählers des CTC-Kanals, der als Rückwärtszähler arbeitet, erfolgt nach den Gleichungen (2a), (2 b). Die Priorität der Interrupt-Behandlung ist in Fig. 1 in der Reihenfolge CTC, SIO, PB durch die Leitung IP₁ und IP₂ festgelegt.

Zji = ZT-Zp_R+ MZj^_x/ (2 a)

ZpR = Zeit bzw. äquivalente Zählschritte für die Programmierung der CTC (3)

Zj = Zähltakte mit tz =-j— innerhalbvon

fN2

T =-J- (2b)

Tt

AZ_Jrnax = maximal zu erwartende Abweichung Für die Ermittlung des Betrages der differentiellen Frequenzabweichung ergibt sich

MZJy = ZZJi-Zj₃₀₁₁/ (3)

Im Ausführungsbeispiel wird ein Datenstrom, organisiert mit 64 Datenwörtern ä 10 Bit einschließlich eines Prüfbits, von denen die ersten drei Wörter des Datenrahmens jeweils Synchronwörter darstellen, analysiert. Dabei erfolgt eine Prüfung auf Koinzidenz mit den ersten 16 BitdesSO-Bit-Synchronblocksim Fangbetrieb der SIO (2). Ist diese Prüfung positiv, so werden die nachfolgenden 14 Bit des Synchronblocks als zwei 7-Bit-Zeichen gelesen und dem MR (5) zur Koinzidenzprüfung übergeben. Bei einem positiven Ergebnis, d. h., wenn der Synchronblock erkannt worden ist, erfolgt die Umprogrammierung des SIO (2) auf den Empfang von 5-Bit-Zeichen. Damit wird das 10-Bit-Wort der Serieninformation in zwei 5-Bit-Halbwörter bei 8-Bit-Datenorganisation des MR (5) zerlegt. Das Erkennen weiterer Synchronblocks nach einmal erkannter Synchronisation erfolgt nicht mehr mit Hilfe des SIO-Fangbetriebs, sondern durch den Koinzidenztest in dem MR (5). Erst bei einem negativen Ergebnis dieser Prüfung erfolgt die erneute Programmierung des Fangbetriebs der SIO (2) durch den MR (5). Die Steuerung der PB(D, der SIO (2), der CTC (3) und des RAM-Speichers (6) erfolgt über die Steuerleitungen SB durch den MR (5), an denen die genannten Baugruppen angeschlossen sind.

Die in zwei 5-Bit-Halbwörtern zerlegten 10-Bit-Datenwörter werden so in dem MR (5) bearbeitet, daß unter der Ausnutzung der 8-Bit-Busstruktur Halbwörter entsprechend der Fig. 2 entstehen, die im RAM (6) gespeichert werden. Aus der Fig. 2 ist ersichtlich, daß, unter der Ausnutzung der zur Verfügung stehenden 16 Bit pro Datenwort, die Stellung des Datenwortes im Datenrahmen notiert wird. Außerdem wird das Ergebnis der Prüfbit-Prüfung pro Datenwort mit dem Bit PP angegeben. Für die Zerlegung des aus 64 Wörtern bestehenden Datenrahmens werden 128 Speicherplätze ä 8 Bit im RAM (6) des Mikrorechners (5) benötigt. Der aus drei Wörtern bestehende Synchronblock wird nicht gespeichert. Dafür werden Informationen über durchgeführte Rahmenprüfungen und Synchronbytes für die Ergebnisausgabe gespeichert. Es ergibt sich ein Speicherinhalt nach der Analyse von 64 Datenwörtern nach der Fig. 3. Sollen die Analyseergebnisse des Datenstroms zwecks einer Anzeige oder Weiterverarbeitung über die Ausgänge A0.. .An aus dem Mikrorechner (5) ausgegeben werden, so dienen die auf den Speicherplätzen 00 und 01 gespeicherten Wörter zur Synchronisation des externen Gerätes. Das Aufeinanderfolgen von zwei Wörtern mit dem Inhalt 00 ist nur bei diesen Wörtern möglich, da an anderen Speicherplätzen die Datenwörter eine von ungleiche Nummerierung besitzen. Mit den Bits P0 bis P5wird die Summe aller fehlerhaften Prüfbit-Prüfungen im Datenrahmen angegeben. Die Bedeutung der Bits S1 und SO ist aus der Fig. 4zu erkennen. Das Statusbit S1 wird nur dann logisch 1, wenn der Datenrahmen als richtig erkannt wurde. Als Fehler wird dabei bezeichnet:

— das Überschreiten der definierten Zeit zum Empfang eines Datenrahmens (T_Rmax)

— keine Erkennung des Synchronblocks >r— Pegelfehler der Eingangssignale I und f_T

Die Bits 10 bis 15 jm Statuswort 2.1 der Fig. 3 geben die differentielie Abweichung der Übertragungsfrequenz von der Sollfrequenz quantitativ an. Das Vorzeichen der Abweichung der Übertragungsfrequenz f_T wird durch die Bits F0 und F1 repräsentiert, deren f- Bedeutung aus der Fig. 5 ersichtlich ist. Der Zustand FO = FI = „T'signalisierteinenfehlerhaftenEingangspegelvonloderf^so daß weitere Messungen nicht durchführbar sind.

Claims

Erfindungsanspruch:

Schaltungsanordnung zur Analyse eines seriellen digitalen Datenstromes unter Verwendung einer Pegelbewertungsbaugruppe, einer seriellen Ein- und Ausgabebaugruppe, einer Zähl- und Zeitgeberbaugruppe, eines Mikrorechners und eines RAM-Speichers, bei der die Baugruppen über einen gemeinsamen Datenbus sowie über eine Interrupt-Signalleitung mit dem Mikrorechner verbunden sind, der RAM-Speicher ebenfalls über den Datenbus an den Mikrorechner angeschlossen ist, wobei die Adressierung des RAM-Speichers über die Adressenleitung erfolgt und der Inhalt des RAM-Speichers über den Mikrorechner an dessen Datenausgang anliegt, gekennzeichnet dadurch, daß

— am Eingang EP1 der Pegelbewertungsbaugruppe (1) und am Eingang E1 der seriellen Ein- und Ausgabebaugruppe (2) die digitale Serieninformation I sowie am Eingang EP2 der Pegelbewertungsbaugruppe (1), am Eingang E 2 der seriellen Ein- und Ausgabebaugruppe (2) und am Eingang EC1 der Zähl- und Zeitgeberbaugruppe (3) das zur Serieninformation gehörende Taktsignal fr anliegt,

— am Eingang ET1 eines Frequenzteilers (4) ein Referenzsignal fß vorhanden ist, während der Ausgang AT1 des Frequenzteilers (4) mit dem Eingang EC2 der Zähl- und Zeitgeberbaugruppe (3) und der Ausgang AT2 des Frequenzteilers (4) mit dem Eingang EC3 der Zähl- und Zeitgeberbaugruppe (3) verbunden ist.

Hierzu 3 Seiten Zeichnungen

Anwendungsgebiet der Erfindung

Die Erfindung betrifft eine Schaltungsanordnung zur Analyse eines strukturell bekannten seriellen digitalen Datenstroms. Sie findet Anwendung bei der telemetrischen Nachrichtenübertragung, zum Empfang von zu übertragenden Informationen mit gleichzeitiger Fehleranalyse und als Einrichtung zur Erkennung von systematischen und zufälligen Fehlern in nachrichtentechnischen Einrichtungen.

Charakteristik der bekannten technischen Lösungen

Bekannte technische Lösungen benutzen bei der Prüfung von digitalen Übertragungssystemen, z. B. auf dem Gebiet der Telemetrie, die Koinzidenzprüfung der übertragenden Information mit der zu erwarteten Information. Beim Auftreten eines Fehlers bei dieser Koinzidenzprüfung ist es über die Analyse der Parameter des Übertragungssystems möglich, Fehlerquellen im System zu erkennen. Hierzu gehören die in einem Datenstrom auftretenden Fehler, wie z. B. die fehlerhafte Struktur des Synchronblocks zur Erkennung des Beginns oder des Endes der Informationsübertragung, die fehlerhafte Anzahl der Wörter innerhalb eines Datenrahmens, die fehlerhafte Struktur des Datenwortes mit Fehlern des Prüfbits und mit der fehlerhaften Anzahl der Bits pro Datenwort oder die Fehler in der Datenkodierung. Weiterhin können Fehler bei der Amplitude der Signale der C zu übertragenden Serieninformation und des dazugehörenden Taktsignals auftreten. Darüber hinaus können Fehler bei der Übertragungsfrequenz auftreten, die sich bei Magnetbandspeichern auch als differentielle Frequenzabweichung (Jitterη) auswirken können.

Mit den bekannten technischen Lösungen besteht die Möglichkeit, mit einer jeweils spezifischen technischen Lösung einen dieser Fehler zu ermitteln. Das bedeutet, daß zur Ermittlung aller möglichen Fehler ein umfangreicher Meßmittelpark zur Verfugung stehen muß. Mit ihrer Hilfe können systematische Fehler erkannt werden. Die Ermittlung zufälliger Fehler, wie z. B. der sporadische Ausfall des Übertragungstaktes oder eine zeitweilige falsche Datenkodierung, ist ohne den Einsatz von rechentechnischen Mitteln oder von aufwendigen Synchronisationseinrichtungen für alle Meßgeräte unter der Berücksichtigung von gerätespezifischen Verzögerungs- und Erholzeiten nicht möglich.

Zur Erfassung von systematischen Fehlern sind Lösungen bekannt, mit denen ausschließlich nur eine der Fehlerarten ermittelt werden kann. So wird in der GB-PS 2019144 A eine Schaltungsanordnung mit einem Mikrorechner zur Messung der Übertragungsfrequenz beschrieben, bei der innerhalb einer definierten Zeit die Anzahl der Perioden der zu messenden Frequenz gezählt wird. Für die Erkennung der Synchronworte gibt es eine Vielzahl bekannter technischer Lösungen, die u.a. im US-Patent 3668315 und 3678200 beschrieben werden.

Ziel der Erfindung

Ziel der Erfindung ist es, mit relativ geringem technischem Aufwand einen seriellen digitalen Datenstrom zu empfangen und auf systematische und zufällige Fehler in Übertragungssystemen zu untersuchen.

Darlegung des Wesens der Erfindung

Aufgabe der Erfindung ist es, auf der Grundlage der Analyse die Struktur des seriellen Datenstroms, die Pegelwerte der Signale und ihre Übertragungsfrequenz sowie auftretende Fehler im Übertragungssystem zu erkennen. Erfindungsgemäß wird die Aufgabe unter Verwendung einer Pegelbewertungsbaugruppe (PB), einer seriellen Ein- und Ausgabebaugruppe (SIO), einer Zähl- und Zeitgeberbaugruppe (CTC), eines Mikrorechners (MR) und eines RAM-Speichers, wobei PB, SlO, CTC über einen gemeinsamen Datenbus und über eine Interrupt-Signalleitung mit dem MR verbunden sind, der RAM-Speicher ebenfalls über den Datenbus an den MR angeschlossen ist, die Adressierung des RAM-Speichers über den MR, an dessen Datenausgang liegt, dadurch gelöst, daß die digitale Serieninformation jeweils am ersten Eingang der PB und der SIO anliegt, während das Taktsignal jeweils am zweiten Eingang der PB, der SIO und am ersten Eingang der CTC vorhanden ist. Dadurch werden, parallel zum Prozeß des Umsetzens der Serieninformation in eine Parallelinformation in der