DD200062B1

DD200062B1 - Einrichtung zur umsetzung einer dualzahl

Info

Publication number: DD200062B1
Application number: DD23135081A
Authority: DD
Inventors: Wolf-Georg Hempel; Steffen Hoffmann
Original assignee: Hempel Wolf Georg; Steffen Hoffmann
Priority date: 1981-07-01
Filing date: 1981-07-01
Publication date: 1986-03-12
Also published as: DD200062A1

Description

Anwendungsgebiet der Erfindung

Das Anwendungsgebiet der Erfindung erstreckt sich auf die Umsetzung einer Dualzahl in eine binär kodierte Dezimalzahl mittels eines als Umsetzungstabelle eingesetzten Speichers. Die Speicherplätze des Speichers werden dabei über mehrere Eingabeleitungen durch den von der Dualzahl bestimmten Eingabekode adressiert und bilder, anteilig in dem von der Dezimalzahl bestimmten Ausgabekode eine Speicherplatzgruppe. Jeder der Ausgabeleitungen ist eine Binärwertigkeit innerhalb einer Tetrade des Ausgangskodes zugeordnet. Verwendet wird außerdem ein Rechenwerk zur Addition zweier einstelliger binär kodierter Dezimalzahlen. Es enthält einen ersten 4-Bit-Volladdierer, eine Übertragsschaltung, die den Dezimalübertrag bildet und ausgibt, sowie einen zweiten 4-Bit-Volladdierer, der bei vorhandenem Dezimalübertrag einen Korrektursummanden verrechnet.

Charakteristik der bekannten technischen Lösungen

Aus DE-AS 2513262 ist bekannt, daß eine digitale Kode-Umwandlungsanordnung mittels eines Speichers ausgeführt werden kann, der als Umwandlungstabelie dient.

Der Speicher wird durch den Eingabekode adressiert, die gewünschten Ausgabekodes sind an den adressierten Stellen gespeichert.

Wird als Eingabekode eine Dualzahl verwendet, dann ist die Anzahl der darstellbaren unterschiedlichen Adressen von der kodeabhängig höchsten Dualzahl bestimmt. Beispielsweise sind für den dualen Zahlenbereich zwischen 00000 und LLLLL entsprechend den zugehörigen Binärwertigkeiten 2° bis 2⁴ insgesamt 32 unterschiedliche Adressen aufstellbar, mit denen 32 verschiedene Speicherplatzgruppen angesteuert werden können.

In jeder Speicherplatzgruppe kann ein Bitmuster beliebigen Umfangs gespeichert sein, das den Ausgabekode bildet. Wird als Ausgabekode der 1-2-4-8-BCD-Kode verwendet, dann ist er aus Tetraden zusammengesetzt. Bei einem umzusetzenden Zahlenbereich des genannten Umfangs kämen insgesamt zwei Tetraden in Betracht, mit denen die Dezimalstellen 10° und 10' erfaßt werden.

Jede Erweiterung der umzusetzenden Dualzahl um eine Binärwertigkeit verdoppelt die Anzahl der benötigten Speicherplatzgruppen und erhöht den Aufwand für die Adressenentschlüsselung. So ist es erklärlich, daß bei der Umsetzung schon einer Dualzahl mittlerer Größe in eine binär kodierte Dezimalzahl der Lösungsweg mittels Speicher als Umwandlungstabelle nur geringe praktische Bedeutung erlangte, obwohl mit dem gegebenen minimalen Umsetzungsweg eine kurze Umsetzzeit verbunden ¹St.

Weite hin bekannt ist ein Rechenwi rk zur Addition zweier einstelliger binär kotierter Dezimalzahl^n. Die beiden Dezimalzahlen werden zunächst einem ersten 4-Bit-Volladdierer zugeführt. Eine Übertragsschaltung erkennt, ob die gebildete Summe einen Dezimalübertrag einschließt. Im zutreffenden Fall wird ihr Ausgangssignal dazu verwendet, zur gebildeten Summe einen Korrektursummanden hinzu zu addieren, wodurch die binär kodierte Dezimalzahl auch in der Tetrade für die Dezimale 10° richtig wird. Diesen letzten Teil des Vorgangs erledigt ein zweiter 4-Bit-Volladdierer (TTL-Handbuch).

Ziel der Erfindung

Als Ziel car Erfindung soll erreicht werden, daß die Umsetzung einer Dualzahl in eine binär kodierte Dezimalzahl kostengünstiger durchgeführtwird.

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Darlegung des Wesens der Erfindung

Der in der Charakteristik der bekannten technischen Lösungen beschriebene Mangel hat seine Ursache in der Behandlung der Dualzahl als einheitlicher, aus mehreren Binärwertigkeiten zusammengesetzter Block.

Um diese Ursache zu beseitigen, liegt der Erfindung die Aufgabe zugrunde, eine Einrichtung zur Umsetzung einer Dualzahl in eine binär kodierte Dezimalzahl, mit einem als Umsetzungstabelle eingesetzten Speicher, dessen Speicherplätze über mehrere Eingabeleitungen durch einen von der Dualzahl bestimmten Eingabekode adressiert werden und anteilig in dem von der Dezimalzahl bestimmten Ausgabekode eine Speicherplatzgruppe bilden, und mit einer Mehrzahl von Ausgabeleitungen, denen jeweils eine Binärwertigkeit innerhalb einer Tetrade des Ausgabekodes zugeordnet ist, unter Verwendung eines Rechenwerks zur Addition zweier einstelliger binär kodierter Dezimalzahlen, mit einem ersten 4-Bit-Volladdjerer, einer Übertragsschaltung, die den Dezimalübertrag bildet und ausgibt, und mit einem zweiten 4-Bit-Volladdierer, der bei vorhandenem Dezimalübertrag einen Korrektursummanden verrechnet, zu schaffen, die bei gleichbleibend kurzer Umsetzzeit eine verringerte Anzahl von Speicherplätzen beansprucht.

Erfindungsgemäß wird das dadurch erreicht, daß die Eingabeleitungen für die Wertigkeiten 2° bis 2² der Dualzahl auf die wertigkeitsgleichen ersten Summationseingänge des ersten 4-Bit-Volladdierers geführt sind, die Ausgabeleitungen für die Dezimale 10° mit den wertigkeitszugeordneten zweiten Summationseingängen des ersten 4-Bit-Volladdierers verbunden sind, derfür die Wertigkeit 2³ zuständige ersteSummationseingang des ersten 4-Bit-Volladdierers ständig mit dem Summanden Null beaufschlagt ist, ein gesonderter Adressiereingang des Speichers für die Übernahme des Dezimalübertrags verfügbar ist, zugehörig zu jeder Speicherplatzgruppe jeweils eine Übertrags-Speicherplatzgruppe vorgesehen ist, die Übertrags-Speicherplatzgruppe vom Dezimalübertrag anstelle der zugeordneten Speicherplatzgruppe adressierbar ist, die Speicherplatzgruppen mit einem durch die Zahlen (O...n) · 2³ bestimmten Inhalt versehen sind und jede Übertrags-Speicherplatzgruppe mit einem um 10 erhöhten Inhalt gegenüber dem Inhalt der zugeordneten Speicherplatzgruppe versehen ist.

Als vorteilhaft erweist sich, wenn die Speicherplatzgruppen und Übertrags-Speicherplatzgruppen auf mehrere Teilspeicher aufgeteilt sind.

Ein weiterer Vorteil besteht darin, daß die in einem derTeilspeicher enthaltenen Teile derSpeicherplatzgruppen und Übertrags-Speicherplatzgruppen mit dem Inhalt zweier benachbarter Dezimalstellen der Dezimalzahl versehen sind. Schließlich wird eine besonders vorteilhafte Ausgestaltung der Lösung dadurch erreicht, daß die Anzahl der für die Dezimalstellen 10° und TO¹ zuständigen Teile derSjjeicherplatzgruppen und Übertrags-Speicherplatzgruppen durch die.auszugebende Dezimalzahl 192 begrenzt, diese begrenzte Anzahl ab der auszugebenden Dezimalzahl 200 wiederholt verwendbar und eine Erkennungsschaltung zur Ansteuerung dieser Teile der Speicherplatzgruppen und Übertrags-Speicherplatzgruppen in Abhängigkeit von der umzusetzenden Dualzahl vorgesehen ist.

Die erfindungsgemäße Einrichtung reduziert die erforderliche Anzahl der Speicherplatzgruppen bei Anrechnung derübertrags-Speicherplatzgruppen auf 25% des bisherigen Bedarfs. .

Ausführungsbeispiel

Die erfindungsgemäße Einrichtung wird anhand eines Ausführungsbeispiels näher erläutert, dessen zugehöriges Blockschaltbild in der Figur dargestellt ist.

Die Steuereinrichtung besteht aus einem Speicher! und aus einem Rechenwerk 2, das sich aus einem ersten 4-Bit-Volladdierer 3, einer Übertragsschaltung 4 und einem zweiten 4-Bit-Volladdierer 5 zusammensetzt. Die Übertragsschaltung 4 enthält ein erstes UND-Glied 6, ein zweites UND-Glied 7 und ein ODER-Glied 8.

Die zur Umsetzung beispielhaft vorgesehene Dualzahl umfaßt die Wertigkeiten 2° bis 2". Jede dieser Wertigkeiten wird über je eine Eingabeleitung zugeführt. Die Eingabeleitungen für die Wertigkeiten 2³ bis 2" verlaufen zum Speicher 1. Die Eingabeleitungen für die Wertigkeiten 2° bis 2² umgehen den Speicher 1 und sind statt dessen auf die wertigkeitsgleichen ersten Summationseingänge des ersten 4-Bit-Volladdierers 3 geführt.

Der für die Wertigkeit 2³ vorgesehene erste Summationseingang des ersten 4-Bit-Volladdierers 3 ist ständig mit dem Summanden Null beaufschlagt.

Die im Ergebnis der Umsetzung entstandene Dezimalzahl ist in jeder Dezimale, deren Anzahl vom Umfang der Dualzahl abhängt und beim vorliegenden Umfang auf vier Dezimale begrenzt ist, mittels einer Tetrade binär kodiert. Die vom Speicher 1 ausgehenden vier Ausgabeleitungen der Tetrade für die Dezimale 10° sind mit den wertigkeitszugeordneten zweiten Summationseingängen des ersten 4-Bit-Volladdierers 3 verbunden.

Die Übertragsschaltung 4 ist nicht nur in bekannter Weise im Rechenwerk 2 eingebunden, sondern ausgangsseitig zusätzlich auf einen gesonderten Adressiereingang des Speichers 1 geführt

Der Speicher 1 enthält eine Vielzahl von Speicherplatzgruppen.

Ihre Anzahl ist für den gewählten Fall der eingangsseitig anliegenden Wertigkeiten 2³ bis 2¹¹ für die Dualzahl gleich derjenigen Anzahl, die vom Wertigkeitsumfang 2° bis 2⁸ erfaßt wird, also 512. Jeder Speicherplatzgruppe ist eine Übertrags-Speicherplatzgruppe zugeordnet, so daß außerdem 512 Übertrags-Speicherplatzgruppen existieren. Das sind 25% der für den umzusetzenden Dualzahlenumfang von 2¹² = 4096 normalerwetea erforderlichen Bedarf.

Die erste Speicherplatzgruppe enthält entsprechend der ersten umzusetzenden Dualzahl Null die binär kodierte Dezimalzahl Null. Die zweite Speicherplatzgruppe enthält die binär kodierte Dezimalzahl 8, jede weitere Speicherplatzgruppe die um jeweils8 erhöhte binär kodierte Dezimalzahl.

Der Inhalt einer Übertrags-Speicherplatzgruppe ist für den Fall, daß zwischen dem Inhalt derzugeordneten Speicherplatzgruppe und dem Inhalt der nächstfolgenden Speicherplatzgruppe ein Dezimalübertrag vorliegt, gegenüber dem Inhalt derzugeordneten Speicherplatzgruppe um 10 erhöht. So beträgt die für die Speicherplatzgruppe mit dem Inhalt 24 der Inhalt der zugeordneten Übertrags-Speicherplatzgruppe 34. Liegt zwischen dem Inhalt einer Speicherplatzgruppe und dem Inhalt der nächstfolgenden Speicherplatzgruppe kein Dezimalübertrag vor, dann wird die Übertrags-Speicherplatzgruppe im Grunde genommen überhaupt nicht benötigt. Erfolgt ihr Einsatz trotzdem, aus welchen Gründen auch immer, dann beträgt ihr Inhalt Null. Das ist beispielsweise dann gegeben, wenn die zugeordnete Speicherplatzgruppe den Inhalt 40 aufweist

Die nachfolgende Tabelle zeigt in der besser leserlichen nicht binär kodierten Dezi maldarstel Iu ng und eingeschränkt auf die drei kleinsten Dezimalen 10°, 10' und 10² den Inhalt der ersten 30 Speicherplatzgruppen in den ungeradzahligen Spalten und den Inhalt der jeweils zugeordneten 30 Übertrags-Speicherplatzgruppen in den geradzahligen Spalten. 000 000 008 018 016 026 024 034 032 000 040 000 048 058 056 066 064 074 072 000 080 000 088 098 096 106104 114 112 000 120 000 128 138 136 146 144 154 152 000 160 000 168 178 176 186 184 194 192 000

200 000 208 218 216 226 224 234 232 000 .

Es zeigt sich, daß in den beiden kleinsten Dezimalen 10° und 10' eine Wiederholung des Inhalts der Speicherplatzgruppen und zugeordneten Übertrags-Speicherplatzgruppen eintritt. Aus dieser Sachlage heraus ist es in einer speziellen Ausgestaltung des Ausführungsbeispieles möglich, den Speicher 1 in zwei Teilspeicher aufzuteilen, den ersten Teilspeicher für die Dezimalen 10° und 10¹ sowie den zweiter. Teilspeicher für die Dezimalen 10² und 10³ vorzusehen. Dabei kann der erste Teilspeicher auf je 25 Speicherplatzgruppen und Übertrags-Speicherplatzgruppen begrenzt werden. Notwendig wird dann eine Erkennungsschaltung, die aus der umzusetzenden Dualzahl die Mehrfachnutzung der Speicherplatzgruppen und Übertrags-Speicherplatzgruppen ableitet

Die Wirkungsweise der Einrichtung ist wie folgt: Soll erstens die Zahl 17 umgesetzt werden, dann lautet die Dualzahl unter vollständiger Berücksichtigung der Wertigkeiten 2° bis

O000OOOLO0OL Dem Speicher 1 wird der um die drei kleinsten Wertigkeiten 2° bis 2² verminderte Eingabekode

0000000LO zugeleitet. Dieser adressiert die Speicherplatzgruppe mit dem Inhalt 16, das heißt mit den Tetraden

0000 OOOO OOOL OLLO KP

Die Tetrade für die Dezimale 10¹ wird unmittelbar ausgegeben, die Tetrade für die Dezimale 10° den wertigkeitszugeordneten zweiten Summationseingängen des ersten 4-Bit-Volladdierers 3 zugeführt. Dort liegen an den freien ersten Summationseingängen die der Dualzahl entnommenen Wertigkeiten 2° bis 2² an, also die auch als binär kodiert aurfaßbare einstellige Zahl 0OL. Der erste 4-Bit-Volladdierer 3 nimmt die Addition vor und errechnet

+ POL OLLL

Die Übertragsschaltung4 bildet mit Hilfe des ersten UND-Glieds 6, des zweiten UND-Glieds 7 und des ODER-Glieds 8 einen Dezimalübertrag Ü in Abhängigkeit von den Ausgangsbelegungen des ersten 4-Bit-Volladdierers 3 gemäß der logischen Beziehung

Ü = ϋ'θ2³·2²θ2³·2'

Diese Bedingung ist nicht erfüllt. Ein Dezimalübertrag Ü unterbleibt. Die Adressierung der Speicherplatzgruppe mit dem Inhalt 16 wird aufrecht erhalten.

Die ermittelte Summe OLLL wird über den zweiten 4-Bit-Volladdierer 5 unverändert ausgegeben. Der Ausgabekode lautet damit

OOOO 0000 OOOL OLLL

3 2 10 10 10 10 10

und ist somit die Zahl 17 in der binär kodierten Dezimaldarstellung.

Soll die Zahl 53 als zweites Beispiel umgesetzt werden, dann gilt die Dualzahl

OOOOOOLLOLOL Der dem Speicher 1 zugeleitete Eing?bekode lautet eingeschränkt

OOOOOOLLO Er adressiert zunächst die Speicherplatzgruppe mit dem Inhalt 48, das heißt mit den Tetraden

OOOO OOOO OLOO LOOO

Der erste 4-Bit-Volladdierer 3 vollzieht wiederum die Addition derTetrade für die Dezimale 10° mit den drei kleinsten Wertigkeiten der Dualzahl, also

Bei dieser Summe ist die logische Beziehung für die Bildung des Dezimalübertrags Ü erfüllt. Die Folge davon tritt in zweierlei

Hinsicht ein,

Zum ersten wird eine Änderung der Speicheradressierung derart vorgenommen, daß anstelle der Speicherplatzgruppe mit dem Inhalt 48 die zugeordnete Übertrags-Speicherplatzgruppe mit dem Inhalt 58 adressiert wird. Der Ausgabekode ändert sich in der

Dezimale 10¹ von OLOO in OLOL

Zum zweiten veranlaßt der Dezimalübertrag Ü, daß zur Summe LLOL, die der erste 4-Bit-Volladdierer 3 ausgibt, im zweiten

4-Bit-Volladdierer 5 die Korrekturzahl 6 hinzu addiert wird.

LLOL

+ QkLQ LOOLL

Damit wird die entstandene Pseudotetrade beseitigt und bezüglich der Dezimale 10° in OOLL verwandelt. Der vollständige Ausgabekode lautet damit

0000 10³ 10² 10¹ 10^C

und stellt die Zahl 53 in der binär kodierten Dezimalform dar.

Claims

Erfindungsanspruch:

1. Einrichtung zur Umsetzung einer Dualzahl in eine binär kodierte Dezimalzahl, mit einem als Umsetzungstabelle eingesetzten Speicher, dessen Speicherplätze über mehrere Eingabeleitungen durch einen von der Dualzahl bestimmten Eingabekode adressiert werden und anteilig in dem von der Dezimalzahl bestimmten Ausgabekode eine Speicherplatzgruppe bilden, und mit einer Mehrzahl von Ausgabeleitungen, denen jeweils eine Binärwertigkeit innerhalb einer Tetrade des Ausgabekodes zugeordnet ist, unter Verwendung eines Rechenwerks zur Addition zweier einstelliger binär kodierter Dezimalzahlen, mit einem ersten 4-Bit-Volladdierer, einer Übertragsschaltung, die den Dezimalübertrag bildet und ausgibt, und mit einem zweiten 4-Bit-Volladdierer, der bei vorhandenem Dezimalübertrag einen Korrektursummanden verrechnet, gekennzeichnet dadurch, daß die Eingabeleitungen für die Wertigkeiten 2° bis 2² der Dualzahl auf die wertigkeitsgleichen ersten Summationseingänge des ersten 4-Bit-Volladdierers (3) geführt sind, die Ausgabeleitungen für die Dezimale 10° mit den wertigkeitszugeqrdneten zweiten Summationseingängen des ersten 4-Bit-Volladdierers (3) verbunden sind, der für die Wertigkeit 2³ zuständige erste Summationseingang des ersten 4-Bit-Volladdierers (3) ständig mit dem Summanden Null beaufschlagt ist, ein gesonderter Adressiereingang des Speichers (1) mit dem Ausgang der Übertragsschaltung (4) verbunden und parallel zu jeder durch die Dual-Eingänge des Speichers (1) adressierbaren Speicherplatzgruppe eine von diesem gesonderten Adressiereingang aktivierbare Übertrags-Speicherplatzgruppe vorgesehen ist.
2. Einrichtung nach Punkt 1, gekennzeichnet dadurch, daß die Speicherplatzgruppen und Übertrags-Speicherplatzgruppen auf mehrere Teilspeicher aufgeteilt sind.
3. Einrichtung nach den Punkten 1 und 2, gekennzeichnet dadurch, daß die in einem derTeilspeicher enthaltenen Teile der Speicherplatzgruppen und Übertrags-Speicherplatzgruppen mit den Ausgabeleitungen für zwei benachbarte Dezimalstellen der Dezimalzahl verbunden sind.
4. Einrichtung nach den Punkten 1 bis 3, gekennzeichnet dadurch, daß einer der Teilspeicher für einen wiederholt verwendbaren Komplex benachbarter Speicherplatzgruppen und Übertrags-Speicherplatzgruppen vorgesehen und in Abhängigkeit von der umzusetzenden Dualzahl ansteuerbar ist.

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