CS270700B1 - Zapojení řadiče paměti chromatograřického integrátoru - Google Patents

Abstract

Řeší se zapojení řadiče paměti chromato— grafického integrátoru, které umožňuje ošetřit výpadek napájecího napětí v průběhů chromá— tograíické analýzy. Zapojení Je vytvořeno tak, Že k řídicí jednotce s pamětí programu, a pamětí dat je připojena zálohovaná pamět s dekodéry, dále monostabilní klopné obvody pro indikací výpadku sítového napájení a přepínač napětí se zálohovou baterií.

Description

Vynález se týká zapojení řadiče paměti chromatograíického integrátoru*

Známá zapojení řadiče paměti chromatografických integrátorů nemívají obvykle ošetřen krátkodobý výpadek sítového napájení. Tento nedostatek způsobuje ztrátu Informace při vyhodnocování analýzy. Pokud se zaznamenává chromatograflcká analýza na magnetické médium, což bývá při použití výpočetní techniky, lze se k analýze vrátit a Časový interval, ve kterém došlo k výpadku napájení, překlenout. V případě použití jednoúčelových vyhodnocovacích přístrojů není výsledek zaznamenáván na záznamové médium a Je nutné celou analýzu, která může trvat od několika minut do několika hodin, opakovat.

Uvedené nevýhody odstraňuje zapojení řadiče paměti podle vynálezu, jehož podstata spočívá v tom, Že datový výstup řídicí Jednotky Je spojen s datovým vstupem paměti programu a současně s datovým vstupem zálohované paměti, jejíž výběrový vstup je spojen s výstupem hradla a odpínaným napájením, jehož první vstup je spojen s výstupem invertoru s odpínaným napájením a ten má vstup připojen na výstup dekodéru zálohované paměti, přičemž tento výstup je zároveň připojen na druhý vstup blokovacího obvodu, jehož výstup Je připojen na blokovací vstup paměti dat, přičemž první vstup blokovacího obvodu Je spojen s výběrovým vstupem dekodéru pamětových oblastí a zároveň adresový vstup dekodéru paměťových oblastí je spojen s adresovým vstupem dekodéru zálohované paměti a současně s adresovým výstupem řídicí Jednotky, jejíž indikační vstup je spojen b výstupem prvního monoslabilního klopného obvodu, jehož vstup Je spojen Jednak s výstupem zdroje signálu o sítové frekvenci a Jednak se vstupem druhého monostabílního klopného obvodu, přičemž výstup druhého monostabílního obvodu Je připojen jednak na druhý vstup hradla s odpínaným napájením a jednak na řídicí vstup přepínače napětí, Jehož napěťový vstup je spojen s výstupem baterie a signálový výstup přepínače napětí Je spojen s výběrovým vstupem zálohované paměti a současně napěťový výstup přepínače napětí je přiveden na napájecí vstup invertoru a napájecí vstup hradla s odpínaným napájením*

Výhodou zapojení podle vynálezu Je, Že umožňuje v dostatečném časovém předstihu informovat řídicí Jednotku chromatograíického integrátoru o ztrátě napájení, přičemž tato řídicí Jednotka může uložit potřebná data do zálohované paměti.

Na připojeném výkresu je uveden příklad zapojení podle vynálezu, kde řídicí jednotka 2 Je spojena s pamětí 2 programu, datovou pamětí 3 a zálohovanou pamětí 4. Dekodér 5 paměťových oblastí vybírá jednotlivé druhy pamětí v závislostí na stavu adresového vstupu 52. Dekodér £ zálohované paměti uvolňuje přes Invertor ol a hradla o2 s odepínaným napájením zálohovanou pa— měl* 2 a zároveň blokuje výběr paměti 3 dat přes blokovací obvod 2 paměti 3 dat. První monostabilní klopný obvod 2 nastavenu časovou konstantu tak, aby překryla výpadek u period síťového napětí a druhý monostabiiní klopný obvod 8 má delší časovou konstantu než první monostabilní klopný obvod 2» takže přepnutí do stavu, kdy zálohovaná pamět 2 připojené napětí z baterie o3, bylo provedeno až po ošetření výpadku sítě řídicí Jednotkou X Blokovací hradlo 9 blokuje paměť* 2 dat při adresování zálohované paměti 4 dekodéru 2 zálohované paměti. Invertor ol s odpínaným napájením upravuje výstup 61 dekodéru 6 zálohované paměti a má napájení připojeno přes přepínač napětí o4* Hradlo o2 s odpínaným napájením ovládá vstup 41 zálohované paměti 2 v závislosti na invertovaném signálu z dekodéru 6 zálohované pamětí a výstupním signálu z druhého monostabílního klopného obvodu 2· Baterie. o3 slouží Jako zdroj energie při výpadku sítového napětí. Přepínač o4 napětí připojuje Jednak napětí baterie o3 k zálohované paměti 4 a Jednak odpojuje napájení invertoru ol s odpínaným napájením a hradla o2 s odpínaným napájením. Zdroj o5 napětí o sítové frekvenci dává informaci o výpadku sítového napětí prvnímu monostabilnímu klopnému obvodu 2 ^a druhému monostabllnímu klopnému obvodu 8.

Funkce zapojení podle vynálezu je následující : dokud přichází signál ze zdroje o5 napětí o sítové frekvenci do prvního monostabílního klopného obvodu 7 a druhého monostabílního klopného obvodu 2» ^maJÍ invertor ol s odpínaným rjapájením a hradlo o2 s odpínaným napájením připojeno napětí ze zdroje vlastního přístroje. V případě ztráty napájecího napětí nepřijde signál na vstup 71 prvního monostabílního klopného obvodu 2 ^α na vstup 81 druhého monoslabilního klopného obvodu 8 a první monoslabilní klopný obvod 2 informuje změnou stavu výstupu 72 vstup 13 Hd|cf • 2 CS 27o7oo Bl

Jednotky £ o výpadku sítového napití. Po časové prodlevě, během které řídicí jednotka £ uloží potřebná dala do zálohované paměti 4 a která je daná rozdílem časových konstant prvního mono— stabilního klopného obvodu £ a druhého monostabtlního klopného obvodu S, přepne přepínač o4 napětí napájení zálohované paměti £ na baterii o3 a zároýeň! vypne napájení invertoru ol s odpínaným napájením a hradla o2 s odpínaným napájením, přičemž přechodové Jevy spojené s odpíná— ním napájecího napětí jsou eliminovány signálem přivedeným z druhého monostabllního klopného obvodu 8 na vstup o22 hradla o2 s odpínaným napájením.

Zapojení podle vynálezu se využije v přístrojích použitých v prostředí, kde lze očekávat krátkodobé výpadky sítového napětí a kde tyto výpadky způsobují ztrátu informace o probíhající analýze. .

Claims (1)

1. Zapojení řadiče paměti chromatogreflckého integrátoru, vyznačující se tím, že datový vstup/ výstup řídicí jednotky (1) Je spojen jednak s datovým výstupem (21) paměti (2) programu a jednak s datovým vslupem/výstupem (31) paměti (3) dat a také s datovým vstupem/výstupem (42) zálohované paměti (4), jejíž výběrový vstup (41) je spojen s výstupem hradla (o24), jehož první vstup (o21) je spojen s výstupem (ol3) invertoru (ol), který má vstup (oil) připojen na výstup (61) dekodéru (ď) zálohované paměti (4) a tento výstup (61) je zároveň připojen na druhý vstup (92) blokovacího obvodu a výstup (93) blokovacího obvodu je připojen na blokovací vstup (32) paměti (3) dat, přičemž první výstup (91) blokovacího obvodu (9) je spojen s výběrovým vstupem (51) dekodéru (5) paměťových oblastí a zároveň adresový vstup (52) dekodéru (5) paměťových oblastí Je spojen s adresovým vstupem (62) dekodéru (6) zálohované paměti a současně s adresovým výstupem (11) řídicí jednotky (1), jejíž vstup (13) je připojen na výstup (72) prvního monostabllního klopného obvodu (7), jehož vstup (71) je spojen jednak se zdrojem (05) napětí o sítové frekvenci a Jednak se vstupem (81) druhého monostabllního klopného obvodu (β), přičemž výstup (82) druhého monostabllního klopného obvodu (β) je připojen jednak na vstup (o22) hradla (02) s odpínaným napájením a jednak na řídicí vstup (o41) přepínače (o4) napětí. Jehož napěťový vstup (o42) je spojen s výstupem (o31) baterie (o3) a první řídicí výstup (o43) je spojen s výběrovým vstupem (43) zálohované paměti (4) a současně druhý řídicí výstup (o44) přepínače (o4) napětí je přiveden na napájecí vstup (o!2) invertoru (ol) s odpínaným napětím a napájecí vstup (o23) hradla (02) s odpínaným napětím. Jehož výstup (o24) je připojen na řídicí vstup (41) zálohované paměti (4).