CS267617B1

CS267617B1 - Display unit connection

Info

Publication number: CS267617B1
Application number: CS878039A
Authority: CS
Inventors: Jaroslav Ing Brazdil; Jan Ing Lhota; Karel Masek; Ivoj Ing Csc Ruzicka; Josef Svoboda
Original assignee: Brazdil Jaroslav; Jan Ing Lhota; Karel Masek; Ruzicka Ivoj; Josef Svoboda
Priority date: 1987-11-09
Filing date: 1987-11-09
Publication date: 1990-02-12
Also published as: CS803987A1

Abstract

Řešení se týká zapojení zobrazovací jednotky a spadá do oboru periferních zařízení číslicových počítačů. Podstatou je propojení vstupů a výstupů jednotlivých bloků: procesorové jednotky, paměti, řadiče obrazu a adresového dekodéru. Využití je v systémech pro řízení kopírovacích strojů.The solution relates to imaging units and falls within the field of peripheral digital computer devices. The essence is the connection of inputs and outputs individual blocks: processor units memory, image controllers, and address decoder. Usage is in systems for control of copiers.

Description

Vynález se týká zapojení zobrazovací jednotky a spadá do oboro periferních zařízení číslicových počítačů.The invention relates to a display unit wiring and is included in both peripheral devices of digital computers.

Současné zobrazovací jednotky jsou zařízení, jejichž zapojení jsou do značné míry .stálená a jsou dána typem několika speciálních integrovaných obvodů, které jsou v jednotce použity.The present display units are devices whose connections are largely stable and are due to the type of several special integrated circuits used in the unit.

Nevýhodou takového zapojení zobrazovací jednotky je vysoká cena a někdy i špatná costupnost speciálních integrovaných obvodů a tím i špatná opravítelnost zobrazovací jednotky.The disadvantage of such a display unit connection is the high cost and sometimes poor cost-effectiveness of special integrated circuits and thus poor repairability of the display unit.

Uvedené nevýhody jsou do značné míry odstraněny zapojením zobrazovací jednotky dle vynálezu, jehož podstata spočívá v tom, že řadič obrazu je svým přerušovacím výstupem spojen s přerušovacím vstupem procesorové jednotky, svým datovým vstupem je spojen s datovým vstupem - výstupem procesorové jednotky a současně s datovým výstupem paměti.These disadvantages are largely eliminated by connecting the display unit according to the invention, which is based on the fact that the image controller is connected to the interrupt input of the processor unit by its interrupt output, its data input is connected to the data input - output of the processor unit and data output. memoirs.

Svým zápisovým vstupem je řadič obrazu připojen na zápisový výstup adresového dekodéru, jehož adresový vstup je připojen na adresový vstup paměti a současně na adresový výstup orocesorové jednotky.By its write input, the image controller is connected to the write output of an address decoder, whose address input is connected to the address input of the memory and simultaneously to the address output of the orocessor unit.

Výhodou uvedeného zapojení je ušetření speciálního integrovaného obvodu řadiče přímého vstupu do paměti a zrychlení přenosu dat použitím současného čtení a zápisu dat ·. jednom cyklu, čímž je rozšířena možnost dělení zobrazovacího pole do více částí.The advantage of this connection is the saving of a special integrated circuit of the direct memory controller and accelerating data transfer by using simultaneous reading and writing of data. one cycle, which extends the possibility of dividing the display field into more parts.

Příklad zapojení podle vynálezu je popsán na připojeném výkresu, znázorňujícím blokové schéma zapojení:An example of a circuit according to the invention is described in the attached drawing, showing a block diagram of the circuit:

řadič 2 obrazu je svým přerušovacím výstupem 31 spojen s přerušovacím vstupem 11 procesorové jednotky 2 a svým datovým vstupem 33 připojen na datový vstup - výstup 12 procesorové jednotky JL a současně na datový výstup 21 paměti 2. Zápisový vstup 32 řadiče 2 obrazu je spojen se zápisovým výstupem 42 adresového dekodéru 4_. Adresový vstup 41 adresového dekodéru 2 je spojen s adresovým vstupem 22 paměti 2 ^a současně s adresovým výstupem 13 procesorové jednotky 2·The image controller 2 is interconnected by its interrupt output 31 to the interrupt input 11 of the processor unit 2 and its data input 33 connected to the data input - output 12 of the processor unit L and simultaneously to the data output 21 of the memory 2. output 42 of the address decoder 4. The address input 41 of the address decoder 2 is coupled to the address input 22 of the memory 2 ^and simultaneously to the address output 13 of the processing unit 2.

Řadič 2 obrazu zobrazuje data, která má ve své vnitřní paměti. Po zobrazení dat a tím i po vyprázdnění své vnitřní paměti pomocí svého přerušovacího výstupu 31 požádá přes přerušovací vstup 11 procesorové jednotky 2 tuto procesorovou jednotku 2 ⁰ nové naplnění své vnitřní paměti. V obvyklých zapojeních je v tomto okamžiku aktivován speciální integrovaný obvod přímého vstupu do paměti 2> který naplnění řadiče 2 obrazu z paměti 2 provede. V zapojení podle vynálezu je tento obvod vynechán a místo něj je použit snadno realizovatelný dekodér. Naplnění vnitřní paměti řadiče 2 obrazu z paměti 2 se děje tak, že procesorová jednotka 2 generuje čtecí cyklus z adres paměti 2) na kterých jsou data pro řadič 2 obrazu. Během přenosu dat z paměti 2 do procesorové jednotky 2 generuje adresový dekodér 2 zápisový impuls do řadiče 2 obrazu, čímž se data z paměti 2 do řadiče 2 obrazu zapíší.The image controller 2 displays the data it has in its internal memory. After the display of data and thus after emptying its internal memory via its output 31 interrupt requests via interrupt input processor unit 11 2 of this processing unit 2 ⁰ refilling its internal memory. In conventional wiring, a special direct memory input 2 circuit is activated at this point to fill the image controller 2 from memory 2. In the circuit according to the invention, this circuit is omitted and an easy-to-implement decoder is used instead. The internal memory of the image controller 2 of memory 2 is filled so that the processing unit 2 generates a read cycle from the memory address 2) on which the data for the image controller 2 is. During data transmission from the memory 2 to the processing unit 2, the address decoder 2 generates a write pulse to the image controller 2, thereby writing data from the memory 2 to the image controller 2.

Využití přichází v úvahu v systémech pro řízení kopírovacích strojů.Use is possible in systems for copier control.

Claims

Display circuitry characterized in that the interrupt output (31) of the image controller (3) is connected to the interrupt input (11) of the processing unit (1), the data input (33) of the image controller (3) is connected to the data input-output (12). ) of the processing unit (1) and simultaneously to the data output (21) of the memory (2), the write input (32) of the image controller (3) is connected to the CS 267 617 B1 with the output (42) of the address decoder (4) the input (41) of the address decoder (i) is connected to the address input (22) of the memory (2) and simultaneously to the address output

13) processor units (1).