KR880002692B1

KR880002692B1 - Progresive data transmission circuit of asynchronous systems

Info

Publication number: KR880002692B1
Application number: KR1019850008058A
Authority: KR
Inventors: 김지원
Original assignee: 삼성전자 주식회사; 정재은
Priority date: 1985-10-30
Filing date: 1985-10-30
Publication date: 1988-12-20
Also published as: KR870004593A

Abstract

The circuit accesses a pair of memories sequentially so that the unfolded data are transmitted between the non-synchronous system. The system consists of multiplexers (MUX1, MUX2) for reading/writing the address signals (I1, I4) from/to image memories (VME1, VME2) according to a selecting signal (I2), and a bi-directional 3 phase buffers (BUF1, BUF2) for receiving/sending the data from/to the memories (VME1, VME2) according to the selecting signal (I2).

Description

Sequential Data Transfer Circuit Between Asynchronous Systems

첨부된 도면은 본 발명에 의한 회로도이다.The accompanying drawings are circuit diagrams according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

MUX1-MUX2…멀티플렉서 VME1-VME2…영상메모리MUX1-MUX2... Multiplexer VME1-VME2... Video memory

BUF1-BUF2…양방향성 3상버퍼 N1…인버어터BUF1-BUF2... Bidirectional three-phase buffer N1.. Inverter

본 발명은 비동기 시스템간의 데이타 전송회로에 관한 것으로, 특히 두개의 메모리 블럭으로 나누어 순차적으로 서로 겹치지 않게 메모리를 억세스하여 데이타를 전송할 수 있는 회로에 관한 것이다.The present invention relates to a data transfer circuit between asynchronous systems, and more particularly, to a circuit capable of transferring data by accessing a memory so as not to overlap each other sequentially in two memory blocks.

종래에는 컴퓨터와 액정모니터용 모듈(Module)간의 인터페이스와 같이 두 시스템사이를 인터페이스할때 이 두시스템간의 동기가 일치하지 않고 데이타처리 속도차가 크게 나는 경우가 있었다.In the related art, when the two systems are interfaced, such as an interface between a computer and a liquid crystal monitor module, the synchronization between the two systems is inconsistent and the data processing speed difference is large.

이때 두 시스템이 하나의 메모리를 구성할 경우에는 독출사이클과 기입사이클이 서로 겹치게 되어 에러데이타가 발생하는 문제점이 있었다.In this case, when the two systems constitute one memory, a read cycle and a write cycle overlap each other, resulting in an error data.

본 발명은 상기 문제점을 해결하기 두개의 메모리를 사용하여 순차적으로 서로 겹치지 않게 메모리를 억세스하므로서 비동기 시스템간에 데이타를 전송할 수 있는 비동기 시스템간의 순차데이타 전송회로를 제공함에 그 목적이 있다.It is an object of the present invention to provide a sequential data transmission circuit between asynchronous systems that can transfer data between asynchronous systems by accessing the memories sequentially without overlapping each other using two memories.

본 발명의 다른 목적은 소프트웨어 부가없이 단순히 회로를 구성하여 비동기 시스템간에 데이타를 전송할 수 있도록 함에 있다.Another object of the present invention is to simply configure a circuit without software addition to transfer data between asynchronous systems.

본 발명은 영상정보가 저장되어 있는 두개의 영상메모리와, 두 메모리내의 어드레스를 교대로 선택하기위한 멀티플렉서와, 칩선택 신호에 의해 데이타 입출력이 제어되는 양방향성 3상버퍼로 구성된 것을 특징으로 한다.The present invention is characterized by consisting of two image memories storing image information, a multiplexer for alternately selecting addresses in the two memories, and a bidirectional three-phase buffer in which data input / output is controlled by a chip select signal.

이하 본 발명의 도며을 참조하여 상세히 설명한다.Hereinafter, with reference to the drawings of the present invention will be described in detail.

도면에서, I1는 기입(Write)어드레스 입력신호, I2는 양방향성 3상버퍼(BUF1,BUF2)의 입출력을 선택하고 멀티플렉서(MUX1,MUX2)의 입력어드레스신호(I1,I4)을 선택하는 선택신호, I3는 데이타 입력단, I4는 독출어드레스 입력신호, I5는 데이타 출력단이다.In the drawing, I1 is a write address input signal, I2 is a selection signal for selecting the input / output of the bidirectional three-phase buffers BUF1 and BUF2 and selecting the input address signals I1 and I4 of the multiplexers MUX1 and MUX2, I3 is a data input terminal, I4 is a read address input signal, and I5 is a data output terminal.

본 발명은 칩선택신호(I2)에 의해 멀티플렉서(MUX1)의 입력어드레스신호(I1,I4)를 선택하도록 연결함과 동시에 양방향성 3상버퍼(BUF1)의 입, 출력방향을 선택하도록 연결하고, 멀티플렉서(MUX1)의 출력을 영상메모리(VME1)에 (VME1)에 인가하여 데이타 입력단(I3)을 전달되는 데이타를 버퍼(VUF1)를 통해 영상메모리(VME1)의 지정된 어드레스에 저장하거나 영상메모리(VME1)의 지정된 어드레스에 저장된 데이타를 버퍼(BUF1)를 통해 데이타출력단(I5)으로 출력하도록 연결구성하였다.The present invention is connected to select the input address signal (I1, I4) of the multiplexer (MUX1) by the chip select signal (I2) and at the same time to select the input and output direction of the bidirectional three-phase buffer (BUF1), and multiplexer The output of the MUX1 is applied to the image memory VME1 to the VME1, and the data transmitted from the data input terminal I3 is stored at the designated address of the image memory VME1 through the buffer VUF1, or the image memory VME1. The data stored at the specified address of is connected to the data output terminal I5 through the buffer BUF1.

또한, 인버어터(N1)를 통해 반전되는 칩선택신호(I2)에 의해 멀티플렉서(MUX2)의 입력어드레스신호(I1,I4)를 선택함과 동시에 양방향성 3상버퍼(BUF2)의 입, 출력 방향을 선택하도록 연결하고, 멀티플렉서(MUX2)의 출력을 영상메모리(VME2)에 인가하여 데이타 입력단(I3)을 통해 전달되는 데이타를 버퍼(BUF2)를 통해 영상메모리(VME2)의 지정된 어드레스에 저장하거나 영상메모리(VME2)의 지정된 어드레스에 저장된 데이타를 버퍼(BUF2)를 통해 데이타 출력단(I5)으로 출력하도록 연결구성하였다.In addition, the input and output directions of the bidirectional three-phase buffer BUF2 are selected while the input address signals I1 and I4 of the multiplexer MUX2 are selected by the chip selection signal I2 inverted through the inverter N1. The data of the multiplexer MUX2 is applied to the image memory VME2, and the data transferred through the data input terminal I3 is stored at a designated address of the image memory VME2 through the buffer BUF2, or The data stored at the designated address of the VME2 is connected to the data output terminal I5 through the buffer BUF2.

하나의 선택신호(I2)가 하이상태면 양방향성 버퍼(BUF1)는 데이타를 출력시키고, 멀티플렉서(MUX1)를 통해 독출어드레스신호(I4)가 영상메모리(VME1)에 인가되어 영상메모리(VME1)의 어드레스를 지정한다.When one of the selection signals I2 is in a high state, the bidirectional buffer BUF1 outputs data, and the read address signal I4 is applied to the image memory VME1 through the multiplexer MUX1 so that the address of the image memory VME1 is applied. Specifies.

따라서, 영상메모리(VME1)의 지정된 어드레스에 대한 데이타가 버퍼(BUF1)를 통해 출력단(I5)으로 출력된다.Therefore, the data for the designated address of the image memory VME1 is output to the output terminal I5 through the buffer BUF1.

또한, 하이상태의 선택신호(I2)가 인버어터(N1)를 통해 반전되어 버퍼(BUF2)와 멀티플렉서(MUX2)에 인가되므로 양방항성 버퍼(BUF2)는 데이타를 입력시키고, 멀티플렉서(MUX2)를 통해 기입어드레스신호(I1)가 영상메모리(VME2)에 인가되어 영상메모리(VME2)의 어드레스를 지정한다.In addition, since the high selection signal I2 is inverted through the inverter N1 and applied to the buffer BUF2 and the multiplexer MUX2, the two-way buffer BUF2 inputs data and through the multiplexer MUX2. The write address signal I1 is applied to the video memory VME2 to designate the address of the video memory VME2.

따라서, 데이타 입려단(I3)에서 입력되는 데이타가 버퍼(BUF2)를 통해 영상메모리(VME2)의 지정된 어드레스에 저장된다.Therefore, the data input from the data entry stage I3 is stored at the designated address of the image memory VME2 via the buffer BUF2.

그러므로, 독출사이클이 영상메모리(VME1)를 억세스하는 동안 기입사이클을 영상메모리(VME2)를 억세스한다.Therefore, the write cycle accesses the video memory VME2 while the read cycle accesses the video memory VME1.

선택신호(I2)가 로우상태면 양방향성 버퍼(BUF1)는 데이타를 입력시키고, 멀티플렉서(MUX1)를 통해 기입어드레스신호(I1)가 영상메모리(VME1)에 인가되어 영상메모리(VME1)의 어드레스를 지정한다.When the selection signal I2 is low, the bidirectional buffer BUF1 inputs data, and the write address signal I1 is applied to the image memory VME1 through the multiplexer MUX1 to designate the address of the image memory VME1. do.

따라서, 데이타 입력단(I3)를 통해 입력되는 데이타는 버퍼(BUF1)를 통해 영상메모리(VME1)의 지정된 어드레스에 저장된다. 또한 로우상태의 선택신호(I2)가 인버어터(N1)를 통해 반전되어 양방향성 3상버퍼(BUF2)와 멀티플렉서(MUX2)에 인가되므로 양방향성 3상버퍼(BUF2)는 데이타를 출력시키고, 멀티플렉서(MUX2)는 독출어드레스신호(I4)를 여상메모리(VME2)에 출력하여 영상메모리(VME2)의 어드레스를 지정한다.Therefore, the data input through the data input terminal I3 is stored at the designated address of the image memory VME1 through the buffer BUF1. In addition, since the low selection signal I2 is inverted through the inverter N1 and applied to the bidirectional three-phase buffer BUF2 and the multiplexer MUX2, the bidirectional three-phase buffer BUF2 outputs data and the multiplexer MUX2. Denotes the address of the image memory VME2 by outputting the read address signal I4 to the image memory VME2.

따라서, 영상메모리(VME2)의 지정된 어드레스의 데이타가 양방향성 3상버퍼(BUF2)를 통해 출력단(I5)으로 출력된다.Therefore, the data of the designated address of the image memory VME2 is outputted to the output terminal I5 through the bidirectional three-phase buffer BUF2.

그러므로, 기입사이클이 영상메모리(VME1)를 억세스하는 동안 독출사이클은 영상메모리(VME2)를 억세스한다.Therefore, the read cycle accesses the image memory VME2 while the write cycle accesses the image memory VME1.

상기 설명한 바와같이 기입사이클이 영상메모리(VME1)를 억세스하는 동안 독출사이클은 영상메모리(VME2)를 억세스하고, 또한 독출사이클이 영상메모리(VME1)를 억세스하는 동안 기입사이클은 영상메모리 영상메모리(VME2)를 억세스하므로써 기입사이클과 독출사이클이 영상메모리(VME1,VME2)를 순차적으로 교대하여 억세스하게 된다.As described above, the read cycle accesses the image memory VME2 while the write cycle accesses the image memory VME1, and the write cycle accesses the image memory VME2 while the read cycle accesses the image memory VME1. ), The write cycle and the read cycle alternately access the video memories VME1 and VME2.

이때, 독출사이클은 화면의 한 프레임(Freme)을 구성하는 동안 하나의 영상메모리를 억세스하고, 또다른 프레임을 구성할 때는 나머지 다른 영상메모리를 억세스하는 동작을 연속적으로 수행하게 된다.At this time, the read cycle continuously accesses one image memory while configuring one frame of the screen, and accesses the other image memory when configuring another frame.

본 발명은 상술한 바와같이 기입사이클과 독출사이클이 각각 다른 메모리를 억세스하므로써, 속도가 크게다른 두 시스템간에, 특히 신호원(Signal Source)와 디스플레이 소자간에 2개의 메모리를 순차적으로 교대로 사용할 수 있도록 하여 효과적이고 정확한 디스플레이를 할 수 있을 뿐만 아니라 소프트 웨어의 부가없이 두 시스템을 용이하게 인터페이스시킬 수 있는 이점이 있다.As described above, the present invention accesses memories having different write cycles and read cycles, so that two memories can be sequentially used between two systems having significantly different speeds, in particular, between a signal source and a display element. In addition to the effective and accurate display, there is an advantage that can easily interface between the two systems without the addition of software.

Claims

Multiplexers MUX1 and MUX2 for selecting the write address signal I1 and the read address signal I4 by the selection signal I2 and outputting write or read addresses to the video memories VME1 and VME2, and the selection signal I2. Bidirectional three-phase buffer (BUF1) for applying the data input through the data input terminal (I3) to the image memory (VME1, VME2) and output the data stored in the image memory (VME1, VME2) through the data output terminal (I5) , BUE2) and video memories (VME1, VME2) for storing video information output from the multiplexers (MUX1, MUX2) so that data can be written and read alternately by writing and reading cycles accessing each memory. Sequential data transmission circuit between asynchronous systems characterized by.