CS261904B1 - Zapojení na rozšíření čítače adres obnovení u polovodičové dynamické paměti - Google Patents
Zapojení na rozšíření čítače adres obnovení u polovodičové dynamické paměti Download PDFInfo
- Publication number
- CS261904B1 CS261904B1 CS871596A CS159687A CS261904B1 CS 261904 B1 CS261904 B1 CS 261904B1 CS 871596 A CS871596 A CS 871596A CS 159687 A CS159687 A CS 159687A CS 261904 B1 CS261904 B1 CS 261904B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- address
- multiplexer
- microprocessor
- output
- Prior art date
Links
Landscapes
- Microcomputers (AREA)
Abstract
Cílem řešení je jednoduché zapojení 3 možností jeho připojení k mikroprocesoru, obsahujícímu vnitrní sedmibitový čítač adresy obnovení informace. Cíle se dosáhne zapojením s mikroprocesorem, dvěma myltiplexery, jednobitový® čítačem, pamětovýra obvodem a dvoustupňovým obvodem typu negace logického součinu. Řešení lze využít pro obvody řízené mikroprocesorem, obsahujícím polovodičovou dynamickou pamět s maximální dálkou obnovení 4 ms.
Description
Vynález se týká zapojení na rozšíření čítače adres obnovení u polovodičové dynamické paměti.
Předností některých typů mikroprocesorů, na příklad Z 80 je že obsahují obvody pro obnovení informace v polovodičové d.ynamické paměti. Vnitřní čítač adresy obnovení je však pouze sedmibitový. Umožňuje tedy obnovit informaci pouze takových polovodičových dynamických pamětí, které pro obnoveni informace v celém adresovém prostoru vyžadují 128 cyklů obnovení. Existují však takové polovodičové dynamické paměti, které vyžadují obnovování informace v 256 cyklech, to je, že vyžadují, aby čítač adres obnovení byl osmibitový. To znamená, že tyto paměti není možné připojit k uvedeným procesorům přímo.
Tyto nevýhody odstraňuje zapojení na rozšíření čítače adres obnovení u polovodičové dynamické paměti podle vynálezu, jehož podstatou je, že hodinový vstup mikroprocesoru tvoří současně hodinový vstup zapojení, první skupina adresových výstupů mikroprocesoru je připojena na první skupinu adresových vstupů druhého multiplexoru, druhá skupina adresových výstupů mikroprocesoru je připojena na druhou skupinu adresových vstupů druhého multiplexoru, první adresový výstup mikroprocesoru je připojen na první adresový vstup druhého multiplexoru a na datový vstup paměťového obvodu, jehož výstup je připojen na hodinový vstup jednobitového čítače, druhý adresový výstup mikroprocesoru je připojen na datový vstup prvního multiplexoru, jehož adresový výstup je připojen na druhý adresový vstup druhého multiplexoru, první řídicí výstup mikroprocesoru je připojen na druhý vstup dvouvstupového obvodu typu negace logického součinu a na přepínací vstup prvního multiplexoru, druhý řídicí výstup mikroprocesoru je připojen na první vstup dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na hodinový vstup paměťového obvodu, výstup jednobitového čítače je připojen na
261 904 adresový vstup prvního multiplexoru, přepínací vstup druhého multiplexoru tvoří současně přepínací vstup zapojení, skupina adresových výstupů druhého multiplexoru tvoří současně skupinu adresových výstupů zapojení.
Výhodou zapojení na rozšíření čítače adres obnovení u polovodičové dynamické paměti podle vynálezu je jeho jednoduchost a možnost připojení polovodičové dynamické paměti k uvedeným mikroprocesorům.
Příklad zapojiení na rozšíření čítače adres obnovení u polovodičové dynamické paměti podle vynálezu je znázorněn na připojeném výkrese, na němž obr. 1 představuje blokové schéma zapojení, obr. 2 časový diagram signálů zapojení.
Hodinový vstup 11 mikroprocesoru 1 tvoří současně hodinový vstup 100 zapojení pro připojení na neznázorněný zdroj hodinových impulsů. První skupina adresových výstupů 011 mikroprocesoru 1 pro devátý až šestnáctý bit adresy je připojena na první skupinu adresových vstupů 61 druhého multiplexoru 6. Druhá skupina adresových výstupů 012 mikroprocesoru 1 pro první až šestý bit adresy je připojena na druhou skupinu adresových vstupů 62 druhého multiplexoru 6. První adresový výstup 013 mikroprocesoru 1 pro sedmý bit adresy je připojen na první adresový vstup 63 druhého multiplexoru 6 a na datový vstup 31 paměťového obvodu 2» jehož výstup 031 je připojen na hodinový vstup 41 jednobitového čítače
4. Druhý adresový výstup 014 mikroprocesoru 1 pro osmý bit adresy je připojen na datový vstup 51 prvního multiplexoru 5., jehož adresový výstup 051 pro osmý modifikovaný bit adresy je připojen na druhý adresový vstup 64 druhého multiplexoru 6·. První řídicí výstup 016 mikroprocesoru 1 pro požadavek na obnovení je připojen na druhý vstup 22 dvouvstupového obvodu 2 typu negace logického součinu a na přepínací vstup 53 prvního multiplexoru 5.. Druhý řídicí výstup 015 mikroprocesoru 1 pro požadavek na cyklus paměti je připojen na první vstup 21 dvouvstupového obvodu 2 typu negace logického součinu, jehož výstup 021 je připojen na hodinový vstup 32 paměťového obvodu 3,· Výstup 041 jednobitového čítače 4 je připojen na adresový vstup 52 prvního multiplexoru 5.. Přepínací vstup 65 druhého multiplexoru 6 tvoří současně přepínací vstup 600 zapojení pro připojení na neznázorněný ovládací obvod. Skupina adresových výstupů 061 druhého multiplexoru 6 pro osmibitovou adresu tvoří současně skupinu adresových výstu261 90pú 0600 zapojení pro připojení na neznázorněnou polovodičovou dy namickou paměí.
V paměíovém obvodu 3 je pomocí signálu na datovém vstupu 31 a hodinovém vstupu 32 periodicky testován, vždy na konci cyklu obnovení, stav nejvyššího bitu čítače adresy obnovení, který je integrován v mikroprocesoru 1. Změna hodnoty tohoto bitu vede ke změně stavu paměíového obvodu 3.» na jehož výstupu 031 jsou signály, jichž je využito jako hodinových signálů, přiváděných na hodinový vstup 41 jednobitového čítače 4. Signál na výstupu 041 jednobitového čítače 4 je spolu se signálem na druhém adresovém výstupu 014 mikroprocesoru 1 pro osmý bit adresy přiveden na prv ní multiplexor ]?· Signálem pro požadavek na obnovení, přiváděným na vstup 53 prvního multiplexoru se přepíná osmý bit adresy po žadované procesorem 1 a osmý bit adresy obnovení informace. Tato informace je vedena na druhý adresový vstup 64 druhého multiplexoru 6, který signálem na přepínacím vstupu 65 přepíná nižší a vyšší bity adresy pro potřebu polovodičové dynamické paměti. Činnost zapojení je dále zřejmá z časového diagramu zapojení na obr. 2.
Vynálezu lze využít pro obvody řízené mikroprocesorem obsahujícím polovodičovou dynamickou pamět s maximální délkou obnově ní informace 4 ms.
Claims (1)
- PREDMETVYNÁLEZU261 904Zapojení na rozšíření čítače adres obnovení u polovodičové dynamické paměti s mikroprocesorem a multiplexorem, vyznačené tím, že hodinový vstup (11) mikroprocesoru (1) tvoří .současně hodinový vstup (100) zapojení, první skupina adresových výstupů (011) mikroprocesoru (1) je připojena na první skupinu adresových vstupů (61) druhého multiplexoru (6), druhá skupina adresových výstupů (012) mikroprocesoru (1) je připojena na druhou skupinu adresových vstupů (62) druhého multiplexoru (6), první adresový výstup (013) mikroprocesoru (1) je připojen na první adresový vstup (63) druhého multiplexoru (6) a na datový vstup (31) pamětového obvodu (3), jehož výstup (031) je připojen na hodinový vstup (41) jednobitového čítače (4), druhý adresový výstup (014) mikroprocesoru (1) je připojen na datový vstup (51) prvního multiplexoru (5), jehož adresový výstup (051) je připojen na druhý adresový vstup (64) druhého multiplexoru (6), první řídicí výstup (016) mikroprocesoru (1) je připojen na druhý vstup (22) dvouvstupového obvodu (2) typu negace logického součinu a na přepínací vstup (53) prvního multiplexoru (5), druhý řídicí výstup (015) mikroprocesoru (1) je připojen na první vstup (21) dvouvstupového obvodu (2) typu negace logického součinu, jehož výstup (021) je připojen na hodinový vstup (32) paměťového obvodu (3), výstup (041) jednobitového čítače (4) je připojen na adresový vstup (52) prvního multiplexoru (5), přepínací vstup (65) druhého multiplexoru (6) tvoří současně přepínací vstup (600) zapojení, skupina adresových výstupů (061) druhého multiplexoru (6) tvoří současně skupinu adresových výstupů (0600) zapojení.1 výkrss
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS871596A CS261904B1 (cs) | 1987-03-10 | 1987-03-10 | Zapojení na rozšíření čítače adres obnovení u polovodičové dynamické paměti |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS871596A CS261904B1 (cs) | 1987-03-10 | 1987-03-10 | Zapojení na rozšíření čítače adres obnovení u polovodičové dynamické paměti |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS159687A1 CS159687A1 (en) | 1988-07-15 |
| CS261904B1 true CS261904B1 (cs) | 1989-02-10 |
Family
ID=5350738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS871596A CS261904B1 (cs) | 1987-03-10 | 1987-03-10 | Zapojení na rozšíření čítače adres obnovení u polovodičové dynamické paměti |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS261904B1 (cs) |
-
1987
- 1987-03-10 CS CS871596A patent/CS261904B1/cs unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS159687A1 (en) | 1988-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100288038B1 (ko) | 초대규모집적에 적합한 파이프라인 반도체장치 | |
| KR0160128B1 (ko) | 동적으로 버스제어를 실행하는 마이크로컴퓨터 및 그것을 이용한 데이터처리시스템 | |
| US6690614B2 (en) | Semiconductor integrated circuit device | |
| EP0358955B1 (en) | Microprocessor in a redundant configuration with a monitoring mode of operation | |
| KR960042413A (ko) | 데이터 처리 시스템 | |
| US5113093A (en) | Semiconductor integrated circuit with multiple operation | |
| JP2583521B2 (ja) | 半導体集積回路 | |
| KR100238869B1 (ko) | 버스트 모드 신호를 제공하기 위한 반도체 메모리 장치 | |
| KR100215341B1 (ko) | 검출 회로를 포함하는 반도체 집적회로 | |
| CS261904B1 (cs) | Zapojení na rozšíření čítače adres obnovení u polovodičové dynamické paměti | |
| KR100206680B1 (ko) | 내부 및 외부 메모리 상황을 모니터하기 위한 겸용 터미널을 갖춘 데이타 프로세서 | |
| KR100265550B1 (ko) | 버스제어기를갖는데이타프로세서 | |
| KR100223848B1 (ko) | 반도체장치의 출력회로 | |
| KR940001028Y1 (ko) | 캐쉬 메모리 클럭 제어회로 | |
| SU1758649A1 (ru) | Устройство дл обработки информации | |
| US6178137B1 (en) | Clock-synchronizing semiconductor memory device | |
| JPH04123217A (ja) | 外部端子の状態切換回路 | |
| US5862408A (en) | Microprocessor system having multiplexor disposed in first and second read paths between memory CPU and DMA for selecting data from either read path | |
| KR970003641Y1 (ko) | 대기상태(wait state) 발생기 | |
| SU1695317A1 (ru) | Резервируема вычислительна система | |
| KR0157880B1 (ko) | 클럭 스큐 제거장치 | |
| KR200360607Y1 (ko) | 웨이트발생회로 | |
| KR900005798B1 (ko) | Cpu 공유회로 | |
| KR970006624B1 (ko) | 디-플립플롭을 이용한 웨이트 제너레이터 | |
| KR100213216B1 (ko) | 동기식 반도체 메모리 장치(sdram)를 위한 병렬 비트 테스트(pbt) 제어 회로 및 그 제어 방법 |