CS260910B1 - Zapojení pro přenos dat mezi dvěma procesory připojenými ke společné vyrovnávací paměti - Google Patents
Zapojení pro přenos dat mezi dvěma procesory připojenými ke společné vyrovnávací paměti Download PDFInfo
- Publication number
- CS260910B1 CS260910B1 CS852644A CS264485A CS260910B1 CS 260910 B1 CS260910 B1 CS 260910B1 CS 852644 A CS852644 A CS 852644A CS 264485 A CS264485 A CS 264485A CS 260910 B1 CS260910 B1 CS 260910B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- semaphore
- processor
- data
- auxiliary
- common buffer
- Prior art date
Links
Landscapes
- Information Transfer Systems (AREA)
Abstract
Podstata způsobu přístupu dvou procesorů do společné vyrovnávací paměti, kde první procesor data pouze ukládá a druhý procesor data pouze vybírá spočívá v tom, že první procesor při uvolňování společné vyrovnávací paměti nastaví pomocný semafor na hodnotu, která nese informaci o tom, že v paměti jsou data dosud nezpracovaná druhým procesorem. Druhý procesor obsadí společnou vyrovnávací pamět teprve když zjistí, že v ní jsou data, která dosud nezpracoval a při uvolňování paměti nastaví pomocný semafor na hodnotu nesoucí informaci o tom, že data ze společné vyrovnávací paměti byla zpracována.
Description
Vynález se týká zapojení pro přenos dat mezi dvěma procesory připojenými ke společné paměti.
Uživají-li dva procesory společnou vyrovnávací pamět, je většinou nutné zajistit vylučováni přístupu do této vyrovnávací paměti, což se řeší semaforem. Semafor nese informaci o tom, je-li vyrovnávací pamět obsazena nebo volná. Procesor, který má užívat vyrovnávací pamět, musí předčíst hodnotu semaforu a je-li vyrovnávací pamět volná, změní hodnotu semaforu, čímž si pamět obsadí, provede operaci s daty v paměti uloženými a potom pamět uvolni změnou hodnoty semaforu. Je-li vyrovnávací pamět obsazena, musí procesor čekat tak dlouho, pokud hodnota semaforu neodpovídá stavu vyrovnávací pamět volná .
Používá-li se společná vyrovnávací pamět pro přenos dat takovým způsobem, že první procesor data pouze ukládá a druhý procesor data pouze vybírá a zároveň první procesor v okamžiku, kdy má data pro uložení do vyrovnávací paměti připravena, nemůže na uvolnění vyrovnávací paměti čekat, může dojít k zablokování přenosu dat mezi procesory. Toto je způsobeno tím, že z hodnoty semaforu nelze usoudit, zda jsou v paměti nová data , tj. druhým procesorem ještě nezpracovaná. Toto zjištěni je nutno druhým procesorem provést na základě obsahu vyrovnávací paměti, k čemuž je nutné pamět pro druhý procesor semaforem opět uzavřít. Má-li v tomto okamžiku první procesor opět data připravena k uložení do vyrovnávací paměti, nalezne ji opět obsazenou a data jsou ztracena. Toto se může cyklicky opakovat, takže může dojít na libovolně dlouhou dobu k zablokování přenosu dat.
Uvedenou nevýhodu odstraňuje zapojení pro přenos dat mezi dvěma procesory připojenými ke společné vyrovnávací paměti podle vynálezu, jehož podstata spočívá v tom, že ke společné vyrovnávací paměti ji je přiřazeno pamětové místo pro uložení hodnoty pomocného semaforu T_, mezi první procesor 2 a pamětová místa pro uložení hodnot semaforu 2 a pomocného semaforu 2 je zapojen blok 4. pro čtení a nastavování hodnot semaforu a pomocného semaforu prvním procesorem 2 a mezi druhý procesor 2 a pamětové místa pro uložení hodnot semaforu 6_ a pomocného semaforu 2 j® zapojen blok 2 Pro čtení a nastavování hodnot semaforu 5 a pomocného semaforu 2 druhým procesorem 2.
Na připojeném výkresu je znázorněno jedno z. možných zapojení podle vynálezu v blokovém schématu.
První procesor 2 a druhý·procesor 2 jsou připojeny ke společné vyrovnávací paměti 2·
Blok 4 pro čtení a nastavování hodnot semaforu a pomocného semaforu prvním procesorem 2 je zapojen mezi první procesor 2 a pamětová místa pro uložení hodnot semaforu 6 a pomocného semaforu 7_, blok 2 Pro čtení a nastavování hodnot semaforu a pomocného semaforu druhým procesorem 2 je zapojen mezi druhý procesor 2 a pamětová místa pro uložení hodnot semaforu 2 a· pomocného semaforu 2·
Funkce zapojení pro přenos dat mezi dvěma procesory, připojenými ke společné vyrovnávací paměti je následující:
První procesor 2 se v okamžiku, kdy má připravená data k uložení do společné vyrovnávací paměti 2> pokusí tuto pamět obsadit změnou hodnoty semaforu 2· Pokud se mu to podaří, uloží data do společné vyrovnávací paměti 3_, nastaví pomocný semafor T_ na hodnotu, která nese informaci o tom, že ve společné vyrovnávací paměti 2 jsou data, která druhý procesor 2 dosud nezpra coval a tuto pamět uvolní změnou hodnoty semaforu 2· Druhý procesor 2 se pokusí obsadit společ nou vyrovnávací pamět 2 dříve, než zjistí podle hodnoty pomocného semaforu 2, če ve společné vyrovnávací paměti 2 jsou data, která dosud nezpracoval, potom druhý procesor 2 tuto pamět obsadí, vybere data a změní hodnotu pomocného semaforu 2 tak, že nese informaci o tom, že data byla vybrána. Jestliže první procesor 2 v okamžiku, kdy má připravená data k uložení najde společnou vyrovnávací pamět 2 obsazenou, tj. probíhá čtení dat druhým procesorem 2, dojde ke ztrátě dat, která jsou připravena k uloženi. Po uvolnění společné vyrovnávací paměti 2 druhým procesorem 2 včak dojde znovu k obnovení vzájemného přenosu dat.
Claims (1)
- Zapojení pro přenos dat mezi dvěma procesory připojenými ke společné vyrovnávací paměti, k níž je připojeno paměřové místo pro uložení hodnoty semaforu, vyznačené tím, že ke společné vyrovnávací paměti (3) je přiřazeno pamětové místo pro uložení hodnoty pomocného semaforu (7), mezi první procesor (1) a paměřová místa pro uložení hodnot semaforu (6} a pomocného semaforu (7) je zapojen blok (4) pro čtení a nastavování hodnot semaforu a pomocného semaforu prvním procesorem (1) a mezi druhý procesor (2) a paměřová místa pro uložení hodnot semaforu (6) a pomocného semaforu P) je zapojen blok (5) pro čtení a nastavování hodnot semaforu (6) a pomocného semaforu (7) druhým procesorem (2). · .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS852644A CS260910B1 (cs) | 1985-04-10 | 1985-04-10 | Zapojení pro přenos dat mezi dvěma procesory připojenými ke společné vyrovnávací paměti |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS852644A CS260910B1 (cs) | 1985-04-10 | 1985-04-10 | Zapojení pro přenos dat mezi dvěma procesory připojenými ke společné vyrovnávací paměti |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS264485A1 CS264485A1 (en) | 1988-06-15 |
| CS260910B1 true CS260910B1 (cs) | 1989-01-12 |
Family
ID=5364157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS852644A CS260910B1 (cs) | 1985-04-10 | 1985-04-10 | Zapojení pro přenos dat mezi dvěma procesory připojenými ke společné vyrovnávací paměti |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS260910B1 (cs) |
-
1985
- 1985-04-10 CS CS852644A patent/CS260910B1/cs unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS264485A1 (en) | 1988-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4419728A (en) | Channel interface circuit providing virtual channel number translation and direct memory access | |
| JP2599563B2 (ja) | アービタ回路を有するデータ・プロセッサ・システム | |
| KR930008637A (ko) | 개선된 처리능력을 가지고 메모리로 부터/로 데이타를 비동기적으로 판독/기록하는 직접 기억장소 액세스 제어기 및 방법 | |
| US4881167A (en) | Data memory system | |
| KR920010442A (ko) | 다수의 뱅크로 분할된 공유메모리를 갖는 멀티프로세서시스템 | |
| JPH02297645A (ja) | データ処理装置およびその高速待ち行列機構 | |
| JPH0532775B2 (cs) | ||
| JPS5786959A (en) | Data transfer control system | |
| JPH0122940B2 (cs) | ||
| US5594887A (en) | Main memory controller responsive to signals indicative of owned and unowned status | |
| EP0309330A3 (en) | Access priority control system for main storage for computer | |
| CS260910B1 (cs) | Zapojení pro přenos dat mezi dvěma procesory připojenými ke společné vyrovnávací paměti | |
| EP1611511A1 (en) | Method of addressing data in a shared memory by means of an offset | |
| CA1299767C (en) | Cache memory control system | |
| KR100950356B1 (ko) | 다중 코히런시 단위들을 지원하는 데이터 전송 유닛 | |
| KR100284784B1 (ko) | 메모리 데이터 처리 시스템 및 방법과 이건 시스템을 구비하는 통신 시스템 | |
| US5379395A (en) | Semiconductor integrated circuit for central processor interfacing which enables random and serial access to single port memories | |
| KR100580933B1 (ko) | 캐시가능구조및자기하드디스크드라이브장치 | |
| JP2557857B2 (ja) | キヤツシユ記憶装置 | |
| JPS576480A (en) | Buffer memory control system | |
| JPS63240649A (ja) | デ−タ処理装置 | |
| JP2966038B2 (ja) | ディジタルデータ処理ユニット調停装置及び方法 | |
| JPH1055308A (ja) | キャッシュメモリ | |
| JPH0546565A (ja) | データ処理装置 | |
| JPS6055454A (ja) | デ−タ転送制御方式 |