CS258501B1

CS258501B1 - Circuit connection for sums and differences in pulse counts

Info

Publication number: CS258501B1
Application number: CS852282A
Authority: CS
Inventors: Vaclav Havlicek; Jan Uhlir
Original assignee: Vaclav Havlicek; Jan Uhlir
Priority date: 1985-03-29
Filing date: 1985-03-29
Publication date: 1988-08-16
Also published as: CS228285A1

Abstract

Zapojení se používá pro oblast měřicí a výpočetní techniky. Podstata zapojení spočívá v tom, že ke každému zdroji impulsů je přiřazen jeden klopný obvod typu D, řízený hranou impulsu. Výstupy klopných obvodů jsou přes přepínače připojeny buS na první multiplexor pro přičítání impulsů nebo na druhý multiplexor pro odčítání impulsů. Výstupy multiplexorů jsou připojeny jednak na vstupy vratného čítače a jednak na dvouvstupové hradlo typu NAND, spojené s jedním vstupem dekodéru 1 z n. Adresové vstupy multiplexorů napájené z generátoru adres, jsou navzájem propojeny a spojeny s dekodérem 1 z n, jehož výstupy jsou postupně připojeny k nastavovacím vstupům klopných obvodů, které jsou tímto před příchodem počítaného impulsu nastaveny do stavu logické jednotky.The connection is used in the field of measurement and computing. The essence of the connection is that each pulse source is assigned one D-type flip-flop, controlled by the edge of the pulse. The outputs of the flip-flops are connected via switches to the first multiplexer for adding pulses or to the second multiplexer for subtracting pulses. The outputs of the multiplexers are connected to the inputs of the round-trip counter and to a two-input NAND gate, connected to one input of the 1-of-n decoder. The address inputs of the multiplexers, powered by the address generator, are interconnected and connected to the 1-of-n decoder, whose outputs are sequentially connected to the setting inputs of the flip-flops, which are thus set to the state of logical units before the arrival of the counted pulse.

Description

Vynález se týká zapojení obvodu pro realizaci součtů a rozdílů počtu impulsů z různých zdrojů vzájemně nesynchronizovaných, pro oblast měřicí a výpočetní techniky.The invention relates to circuitry for realizing the sums and differences of the number of pulses from different sources not synchronized to each other, in the field of measuring and computing technology.

Pro účely číslicových měření součtů nebo rozdílů fyzikálních veličin vyjádřených pomocí počtu impulsů v určitém časovém intervalu je často potřeba získat číselný údaj, odpovídající součtu nebo rozdílu, popřípadě kombinaci součtů a rozdílů počtu impulsů, které mohou přicházet postupně i současně.For the purpose of digital measurements of the sums or differences of physical quantities expressed in terms of the number of pulses in a certain time interval, it is often necessary to obtain a numerical value corresponding to the sum or difference, or a combination of sums and differences of pulses.

V obvyklých případech se řešení tohoto problému provádí tak, že jednotlivé impulsy jsou ve stanoveném časovém intervalu čítány pro každý zdroj impulsů samostatným čítačem a po skončení čitacího intervalu jsou číselné údaje jednotlivých čítačů sčítány nebo odčítány aritmetickou jednotkou, protože s ohledem na možnost současného výskytu impulsů z různých zdrojů nelze čítání provádět jediným čítačem současně.Normally, the solution to this problem is that the individual pulses are counted for each pulse source by a separate counter at a specified time interval, and after the counting interval the numeric data of each counter is added or subtracted by the arithmetic unit because different sources cannot be counted by a single counter at a time.

Nevýhodou uvedeného způsobu je poměrně značná složitost celého systému, vyplývajíc! z potřeby většího počtu čítačů, aritmetické jednotky a řadiče pro řízení činnosti systému.The disadvantage of this method is the relatively high complexity of the whole system, resulting in! the need for multiple counters, arithmetic units, and controllers to control system operation.

V obvodech s pevnou logikou z toho vyplývá potřeba značného množství integrovaných obvodů pro realizaci požadované funkce.In fixed-logic circuits, this implies the need for a significant number of integrated circuits to perform the desired function.

Další nevýhodou je to, že celková, součtová nebo rozdílová informace není k dispozici v průběhu čitacího intervalu, ale až po jeho ukončení a po zpracováni v aritmetické jednotce.Another disadvantage is that the total, sum or difference information is not available during the counting interval, but only after the counting interval and after processing in the arithmetic unit.

Uvedené nevýhody odstraňuje zapojení obvodu pro realizaci součtů a rozdílů počtu impulsů podle vynálezu, jehož podstata spočívá v tom, že každému zdroji impulsů je přiřazen klopný obvod typu D, k jehož hodinovému vstupu je tento zdroj připojen.These drawbacks are eliminated by the circuitry for realizing the sums and differences in the number of pulses according to the invention, which is characterized by the fact that each pulse source is associated with a D-type flip-flop, to whose clock input the source is connected.

Výstupy klopných obvodů typu D jsou přes přepínače připojeny na multiplexor pro přičítání impulsů nebo na druhý multiplexor pro odečítání impulsů, přičemž na nepoužité vstupy každého multiplexoru je přivedena úroveň logické jednotky. Výstup prvního multiplexoru je připojen na vstup vratného čítače pro čítání nahoru, výstup druhého multiplexoru je připojen na vstup téhož vratného čítače pro čítání dolů. Výstupy obou multiplexorů jsou zároveň připojeny na dvouvstupové hradlo typu NAND, jehož výstup je připojn- na jeden Vstup dekodéru 1 z n.The D-type flip-flop outputs are connected via a switch to a pulse-counting multiplexer or a second pulse-counting multiplexer, with the logic unit level being applied to the unused inputs of each multiplexer. The output of the first multiplexer is connected to the input of the counting up counter, the output of the second multiplexer is connected to the input of the same counting down counter. The outputs of both multiplexers are also connected to a two-input NAND gate, whose output is connected to one Input of decoder 1 of n.

Adresové vstupy multiplexorů jsou navzájem propojeny a připojeny jednak na vstupy dekodéru, jednak na výstupy napájecího generátoru adres. Výstupy dekodéru jsou postupně připojeny k nastavovacím vstupům klopných obvodů, jejichž datové vstupy jsou připojeny na úroveň logické nuly.The address inputs of the multiplexers are interconnected and connected to both the decoder inputs and the power address generator outputs. The decoder outputs are connected sequentially to the flip-flop setting inputs whose data inputs are connected to the logic zero level.

Výhodou zapojení podle vynálezu je jednoduchá realizace součtu nebo rozdílu, popřípadě kombinace součtů a rozdílů počtu impulsů z různých zdrojů bez ohledu na jejich současnost. Zapojení lze snadno realizovat ze standardních logických integrovaných obvodů. Další výhodou je, že přičítání nebo odčítání impulsů z příslušného zdroje lze snadno volit jednoduchým přepínačem.The advantage of the circuitry according to the invention is the simple realization of the sum or difference, or a combination of sums and differences in the number of pulses from different sources regardless of their present state. The wiring can be easily realized from standard logic integrated circuits. Another advantage is that the addition or subtraction of pulses from the respective source can be easily selected with a simple switch.

Na připojených výkresech je na obr. 1 znázorněno blokové schéma zapojeni obvodu pro realizaci součtů a rozdílů počtu impulsů podle vynálezu pro obecný počet zdrojů (Xl až Xn) a na obr. 2 je schéma konkrétního zapojení pro čtyři zdroje impulsů (XI až X4).In the accompanying drawings, FIG. 1 is a block diagram of a circuit for realizing the sums and pulse number differences of the invention for a general number of sources (X1 to Xn); and FIG. 2 is a specific wiring diagram for four pulse sources (X1 to X4).

Příklad zapojení podle vynálezu pro zpracování signálů ze čtyř zdrojů je uveden na uvedeném výkresu.An example of a circuit according to the invention for processing signals from four sources is shown in the drawing.

Zdroje XI až Xá jsou připojeny na hodinové vstupy CH klopných obvodů 1. typu D. Výstupy β těchto klopných obvodů 1. jsou připojeny přes přepínače Pl až P4 bučí na vstupy 11, 12, 13, prvního multiplexoru 2. nebo na vstupy 21, 22, 23, 24 druhého multiplexoru 2· Pomocné odpory R zajištují, že na vstupech multiplexorů 2^ nebo 3., ke kterým není připojen výstup klopného obvodu 1. typu D, je zajištěna úroveň logické jednotky. Výstup prvního multiplexoru je připojen na vstup CU vratného čítače 4. pro požadavek čítání nahoru, výstup druhého multiplexoru 2 3^e připojen na vstup CD téhož vratného čítače £ pro požadavek čítáni dolů. Výstupy obou multiplexorů 2 a 3. jsou zároveň připojeny na dvouvstupové hradlo 2 typu NAND.Sources XI to Xa are connected to the clock inputs CH of the type D flip-flops 1. The outputs β of these flip-flops 1 are connected via switches P1 to P4 to either inputs 11, 12, 13, the first multiplexer 2 or inputs 21, 22. The auxiliary resistors R ensure that the logic unit level is provided at the inputs of the multiplexers 2 or 3, to which the output of the type D flip-flop is not connected. The output of the first multiplexer is connected to the input CU of the reversible counter fourth requirement for counting up the output of the second multiplexer 2 3 ^e connected to the input of the same CD £ reversible counter for down-counting request. The outputs of both multiplexers 2 and 3 are also connected to a two-input NAND gate 2.

Výstup hradla 5 je připojen na vstup C dekodéru 6 1 z n, jehož adresové vstupy A B jsou propojeny jednak s adresovými vstupy obou multiplexorů 2 a 3, jednak s napájecím generátorem adres 2» cyklicky generujícím všechny použité adresy a tvořeným čítačem v Grayově kódu.The output of the gate 5 is connected to the input C of the decoder 61 of n, whose address inputs A B are connected both to the address inputs of both multiplexers 2 and 3 and to the address generator 2 cyclically generating all the addresses used and a gray code counter.

Výstupy 1, 2, 2» J. dekodéru j5 1 z n, odpovídající vstupním kombinacím pro případ, že na výstupu hradla 5 NAND je úroveň logické jednotky, jsou postupně připojeny k nastavovacím vstupům S klopných obvodů 2 typu D, jejichž datové vstupy D jsou připojeny na úroveň logické nuly.Outputs 1, 2, 2 »of the decoder j5 1 zn, corresponding to the input combinations in case the logic unit level is at the NAND gate output 5, are connected sequentially to the setting inputs S of the D-type flip-flops 2 whose data inputs D are connected to logical zero.

Počítané vstupy jsou přiváděny na hodinový vstup CH klopného obvodu 2» řízeného hranou impulsu. Datový vstup D klopného obvodu 2 j^e připojen na úroveň logické nuly, zatímco pomocí nastavovacího vstupu S je tento klopný obvod 2 před příchodem počítaného impulsu nastaven do stavu logické jednotky. Pokud na hodinový vstup CH určitého klopného obvodu 2 typu D přednastaveného do logické jednotky přijde počítaný impuls v době, kdy adresa na vstupech prvního a druhého multiplexoru 2 ^a A odpovídá pořadí tohoto klopného obvodu 2' objeví se na výstupu 2 klopného obvodu 2 ^a potom i na výstupu zvoleného multiplexoru 2, popřípadě 2, úroveň logické nuly, na výstupu hradla 5 NAND úroveň logické jednotky a v důsledku toho na výstupu dekodéru 6 1 z n odpovídajícím pořadí klopného obvodu 2 aktivovaného uvažovaným vstupním signálem se objeví úroveň logické nuly.The counted inputs are fed to the clock input CH of the flip-flop 2 controlled by the pulse edge. Data input D of flip-flop 2 ^e j is connected to a logic zero, whereas by using the setting input S is the flip-flop circuit 2 before the arrival of the counted pulses is set to logic unit. When the clock input CH particular flip-flop 2 D preset to a logic unit arrives pulse counting when the address inputs of the first and second multiplexer 2 ^and corresponds to the order of the flip-flop circuit 2 'will appear on the output of two flip-flop ^{2, and} then the at the output of the selected multiplexer 2 or 2, the logic zero level, at the gate output 5 of the NAND logic unit level, and consequently at the output of the decoder 61n n corresponding to the order of the flip-flop 2 activated by the input signal under consideration.

V důsledku toho se s nepatrným časovým zpožděním po příchodu aktivní hrany vstupního signálu uvažovaný klopný obvod 2 typu D znovu nastaví do stavu logické jednotky, takže se vše vrátí do výchozího stavu a klopný obvod 2 3^e připraven zaregistrovat příchod dalšího počítaného impulsu. Vzhledem k tomu, že výstup zvoleného multiplexoru 2, popřípadě 2 přešel po dobu popisovaného děje do úrovně logické nuly a po jeho skončení se vrátil do úrovně logické jednotky, přičetl, popřípadě odečetl připojený vratný čítač 4 jeden impuls. Pokud k příchodu počítaného impulsu dojde v době, kdy adresa na vstupech multiplexorů 2, 3 neodpovídá pořadí uvažovaného vstupu, tj. uvažovaného klopného obvodu 1, nastane po příchodu aktivní hrany vstupního impulsu pouze překlopení klopného obvodu 1 typu D do úrovně logické nuly, ve které zůstane až do okamžiku, ve kterém adresa na vstupech multiplexorů 2, 3 bude odpovídat pořadí uvažovaného klopného obvodu 2·Consequently, with a slight time delay after the arrival of the active edge of the input signal considered flop D 2 resets to logic unit so that it will return to its initial state and the flip-flop ³ and 2 ready to register the arrival of the next calculated pulse. Since the output of the selected multiplexer 2 or 2 went to the logical zero level for the duration of the described event and returned to the logical unit level after completion of the event, the connected return counter 4 added or read one pulse. If the count pulse arrives when the address at the multiplexer inputs 2, 3 does not match the order of the input being considered, ie the flip-flop 1 in question, only the D flip-flop 1 flips to the logic zero level will remain until the address at the inputs of the multiplexers 2, 3 corresponds to the order of the considered flip-flop 2 ·

V tomto okamžiku se na výstupu zvoleného multiplexoru 2, popřípadě 2 objeví úroveň logické nuly a proběhne výše popsaný děj, který započte ve vratném čítači 4 jeden impuls a znovu nastaví klopný obvod 2 do úrovně logické jednotky. Celý systém je tedy schopen správně zpracovat impulsy, jejichž časová odlehlost na kterémkoliv vstupu XI až X4 samostatně je větší než doba, za kterou generátor adres 2 vystřídá všechny adresy.At this point, the logic zero level appears at the output of the selected multiplexer 2 and 2, respectively, and the above action occurs, which counts one pulse in the return counter 4 and resets the flip-flop 2 to the logical unit level. Thus, the entire system is able to correctly process pulses whose time-spacing at any input X1 to X4 alone is greater than the time taken by address generator 2 to replace all addresses.

Claims

Connection of circuit for realization of sums and differences of number of pulses from different sources unsynchronized and synchronized, characterized in that each pulse source (XI to Xn) is associated with one type D flip-flop (1) whose clock input is this source (XI to Xn) connected, the outputs of the D-type flip-flops (1) are connected via switches (P1 to Pn) either to the first pulse addition multiplexer (2) or to the second pulse readout multiplexer (3), with unused inputs of each multiplexer (2) 3) the logic unit level is connected, the output of the first multiplexer (2) is connected to the input of the return counter, 4) for counting up, the output of the second multiplexer (3) is connected to the input of the same return counter (4) for counting down, multiplexers (2,3) are also connected to two-input gate (5) type NAND, whose output is connected to one input of decoder (6) 1 zn, adre The multiplexer network inputs (2, 3) are interconnected and connected to the inputs of the decoder (6) and the outputs of the address generator (7), the outputs of the decoder (6) being connected successively to the setting inputs of the flip-flops (1). whose data outputs are connected to the logical zero level: