CS258501B1 - Zapojení obvodu pro realizaci součtů a rozdílů počtu impulsů - Google Patents

Abstract

Zapojení se používá pro oblast měřicí a výpočetní techniky. Podstata zapojení spočívá v tom, že ke každému zdroji impulsů je přiřazen jeden klopný obvod typu D, řízený hranou impulsu. Výstupy klopných obvodů jsou přes přepínače připojeny buS na první multiplexor pro přičítání impulsů nebo na druhý multiplexor pro odčítání impulsů. Výstupy multiplexorů jsou připojeny jednak na vstupy vratného čítače a jednak na dvouvstupové hradlo typu NAND, spojené s jedním vstupem dekodéru 1 z n. Adresové vstupy multiplexorů napájené z generátoru adres, jsou navzájem propojeny a spojeny s dekodérem 1 z n, jehož výstupy jsou postupně připojeny k nastavovacím vstupům klopných obvodů, které jsou tímto před příchodem počítaného impulsu nastaveny do stavu logické jednotky.

Description

Vynález se týká zapojení obvodu pro realizaci součtů a rozdílů počtu impulsů z různých zdrojů vzájemně nesynchronizovaných, pro oblast měřicí a výpočetní techniky.

Pro účely číslicových měření součtů nebo rozdílů fyzikálních veličin vyjádřených pomocí počtu impulsů v určitém časovém intervalu je často potřeba získat číselný údaj, odpovídající součtu nebo rozdílu, popřípadě kombinaci součtů a rozdílů počtu impulsů, které mohou přicházet postupně i současně.

V obvyklých případech se řešení tohoto problému provádí tak, že jednotlivé impulsy jsou ve stanoveném časovém intervalu čítány pro každý zdroj impulsů samostatným čítačem a po skončení čitacího intervalu jsou číselné údaje jednotlivých čítačů sčítány nebo odčítány aritmetickou jednotkou, protože s ohledem na možnost současného výskytu impulsů z různých zdrojů nelze čítání provádět jediným čítačem současně.

Nevýhodou uvedeného způsobu je poměrně značná složitost celého systému, vyplývajíc! z potřeby většího počtu čítačů, aritmetické jednotky a řadiče pro řízení činnosti systému.

V obvodech s pevnou logikou z toho vyplývá potřeba značného množství integrovaných obvodů pro realizaci požadované funkce.

Další nevýhodou je to, že celková, součtová nebo rozdílová informace není k dispozici v průběhu čitacího intervalu, ale až po jeho ukončení a po zpracováni v aritmetické jednotce.

Uvedené nevýhody odstraňuje zapojení obvodu pro realizaci součtů a rozdílů počtu impulsů podle vynálezu, jehož podstata spočívá v tom, že každému zdroji impulsů je přiřazen klopný obvod typu D, k jehož hodinovému vstupu je tento zdroj připojen.

Výstupy klopných obvodů typu D jsou přes přepínače připojeny na multiplexor pro přičítání impulsů nebo na druhý multiplexor pro odečítání impulsů, přičemž na nepoužité vstupy každého multiplexoru je přivedena úroveň logické jednotky. Výstup prvního multiplexoru je připojen na vstup vratného čítače pro čítání nahoru, výstup druhého multiplexoru je připojen na vstup téhož vratného čítače pro čítání dolů. Výstupy obou multiplexorů jsou zároveň připojeny na dvouvstupové hradlo typu NAND, jehož výstup je připojn- na jeden Vstup dekodéru 1 z n.

Adresové vstupy multiplexorů jsou navzájem propojeny a připojeny jednak na vstupy dekodéru, jednak na výstupy napájecího generátoru adres. Výstupy dekodéru jsou postupně připojeny k nastavovacím vstupům klopných obvodů, jejichž datové vstupy jsou připojeny na úroveň logické nuly.

Výhodou zapojení podle vynálezu je jednoduchá realizace součtu nebo rozdílu, popřípadě kombinace součtů a rozdílů počtu impulsů z různých zdrojů bez ohledu na jejich současnost. Zapojení lze snadno realizovat ze standardních logických integrovaných obvodů. Další výhodou je, že přičítání nebo odčítání impulsů z příslušného zdroje lze snadno volit jednoduchým přepínačem.

Na připojených výkresech je na obr. 1 znázorněno blokové schéma zapojeni obvodu pro realizaci součtů a rozdílů počtu impulsů podle vynálezu pro obecný počet zdrojů (Xl až Xn) a na obr. 2 je schéma konkrétního zapojení pro čtyři zdroje impulsů (XI až X4).

Příklad zapojení podle vynálezu pro zpracování signálů ze čtyř zdrojů je uveden na uvedeném výkresu.

Zdroje XI až Xá jsou připojeny na hodinové vstupy CH klopných obvodů 1. typu D. Výstupy β těchto klopných obvodů 1. jsou připojeny přes přepínače Pl až P4 bučí na vstupy 11, 12, 13, prvního multiplexoru 2. nebo na vstupy 21, 22, 23, 24 druhého multiplexoru 2· Pomocné odpory R zajištují, že na vstupech multiplexorů 2^ nebo 3., ke kterým není připojen výstup klopného obvodu 1. typu D, je zajištěna úroveň logické jednotky. Výstup prvního multiplexoru je připojen na vstup CU vratného čítače 4. pro požadavek čítání nahoru, výstup druhého multiplexoru 2 3^e připojen na vstup CD téhož vratného čítače £ pro požadavek čítáni dolů. Výstupy obou multiplexorů 2 a 3. jsou zároveň připojeny na dvouvstupové hradlo 2 typu NAND.

Výstup hradla 5 je připojen na vstup C dekodéru 6 1 z n, jehož adresové vstupy A B jsou propojeny jednak s adresovými vstupy obou multiplexorů 2 a 3, jednak s napájecím generátorem adres 2» cyklicky generujícím všechny použité adresy a tvořeným čítačem v Grayově kódu.

Výstupy 1, 2, 2» J. dekodéru j5 1 z n, odpovídající vstupním kombinacím pro případ, že na výstupu hradla 5 NAND je úroveň logické jednotky, jsou postupně připojeny k nastavovacím vstupům S klopných obvodů 2 typu D, jejichž datové vstupy D jsou připojeny na úroveň logické nuly.

Počítané vstupy jsou přiváděny na hodinový vstup CH klopného obvodu 2» řízeného hranou impulsu. Datový vstup D klopného obvodu 2 j^e připojen na úroveň logické nuly, zatímco pomocí nastavovacího vstupu S je tento klopný obvod 2 před příchodem počítaného impulsu nastaven do stavu logické jednotky. Pokud na hodinový vstup CH určitého klopného obvodu 2 typu D přednastaveného do logické jednotky přijde počítaný impuls v době, kdy adresa na vstupech prvního a druhého multiplexoru 2 ^a A odpovídá pořadí tohoto klopného obvodu 2' objeví se na výstupu 2 klopného obvodu 2 ^a potom i na výstupu zvoleného multiplexoru 2, popřípadě 2, úroveň logické nuly, na výstupu hradla 5 NAND úroveň logické jednotky a v důsledku toho na výstupu dekodéru 6 1 z n odpovídajícím pořadí klopného obvodu 2 aktivovaného uvažovaným vstupním signálem se objeví úroveň logické nuly.

V důsledku toho se s nepatrným časovým zpožděním po příchodu aktivní hrany vstupního signálu uvažovaný klopný obvod 2 typu D znovu nastaví do stavu logické jednotky, takže se vše vrátí do výchozího stavu a klopný obvod 2 3^e připraven zaregistrovat příchod dalšího počítaného impulsu. Vzhledem k tomu, že výstup zvoleného multiplexoru 2, popřípadě 2 přešel po dobu popisovaného děje do úrovně logické nuly a po jeho skončení se vrátil do úrovně logické jednotky, přičetl, popřípadě odečetl připojený vratný čítač 4 jeden impuls. Pokud k příchodu počítaného impulsu dojde v době, kdy adresa na vstupech multiplexorů 2, 3 neodpovídá pořadí uvažovaného vstupu, tj. uvažovaného klopného obvodu 1, nastane po příchodu aktivní hrany vstupního impulsu pouze překlopení klopného obvodu 1 typu D do úrovně logické nuly, ve které zůstane až do okamžiku, ve kterém adresa na vstupech multiplexorů 2, 3 bude odpovídat pořadí uvažovaného klopného obvodu 2·

V tomto okamžiku se na výstupu zvoleného multiplexoru 2, popřípadě 2 objeví úroveň logické nuly a proběhne výše popsaný děj, který započte ve vratném čítači 4 jeden impuls a znovu nastaví klopný obvod 2 do úrovně logické jednotky. Celý systém je tedy schopen správně zpracovat impulsy, jejichž časová odlehlost na kterémkoliv vstupu XI až X4 samostatně je větší než doba, za kterou generátor adres 2 vystřídá všechny adresy.

Claims (1)

1. Zapojení obvodu pro realizaci součtů a rozdílů počtu impulsů z různých zdrojů vzájemně nesynchronizovaných a synchronizovaných, vyznačené tim, že každému zdroji (XI až Xn) impulsů je přiřazen jeden klopný obvod (1) typu D, k jehož hodinovému vstupu je tento zdroj (XI až Xn) připojen, výstupy klopných obvodů (1) typu D jsou přes přepínače (PÍ až Pn) připojeny bud na první multiplexor (2) pro přičítání impulsů nebo na druhý multiplexor (3) pro odečítání impulsů, přičemž na nepoužité vstupy každého multiplexoru (2,3) je připojena úroveň logické jednotky, výstup prvního multiplexoru (2) je připojen na vstup vratného čítače ,4) pro čítání nahoru, výstup druhého multiplexoru (3) je připojen na vstup téhož vratného čítače (4) pro čítání dolů, výstupy obou multiplexorů (2,3) jsou zároveň připojeny na dvouvstupové hradlo (5) typu NAND, jehož výstup je připojen na jeden vstup dekodéru (6) 1 z n, adresové vstupy multiplexorů (2, 3) jsou navzájem propojeny a připojeny jednak na vstupy dekodéru (6), jednak na výstupy napájecího generátoru adres (7), přičemž výstupy dekodéru (6) jsou postupně přípoje ny k nastavovacím vstupům klopných obvodů (1), jejichž datové výstupy jsou připojeny na úroveň logické nuly: