CS258388B1 - Zařízeni pro testování logických obvodů a odporů na osazené desce plošného spoje - Google Patents

Abstract

Zařízení je použitelné pro funkční testování logických integrovaných obvodů v pouzdrech D/L na osazené desce plošného spoje a pro prováděni analogových testů měřeného obvodu a jeho okolí. Očelem je zkrátit dobu potřebnou pro funkční testy obvodů, zpřesnit proces testování a zvětšit obsah a počet možných kroků testu obvodu zapájeného v desce plošného spoje. Toho je dosaženo vyřešením funkčního testování jednotlivých obvodů při oddělení právě testovaného obvodu od jeho okolí impulsním vnucením žádoucích logických stavů bez ohledu na vnitřní zapojení desky, dále potom programovým řízením obsahu a chodu testu. Zařízení lze také použít pro testování celých desek, jestliže počet jejích vstupů a výstupů nepřesáhne počet kanálů testeru

Description

Vynález se týká zařízení pro testováni logických obvodů a odporů na osazené desce plošného spoje.

Ve výrobě elektronických zařízení všeho druhu je zpravidla základním montážním celkem deska plošného spoje, která nese a zároveň definovaně propojuje jednotlivé součástky logické obvody potřebné k vytvoření žádané funkce desky. Nevyhnutelnou operací výrobního procesu je nalezení a odstranění všech poruch, vzniklých bud vadami součástek nebo výrobního procesu - zakládání součástek, pájení. Do nedávné doby se provádělo ručně pomocí účelových přípravků a měřícího pracoviště, sestaveného z řady universálních přístrojů pro stimulaci a měření odezev zkoušeného obvodu. Vlastní test provádí kvalifikovaný operátor na základě předem připraveného postupu. Jde o neobyčejně zdlouhavý proces, přičemž výsledek je značně závislý na lidském faktoru: vynechání některých kroků testu může vést k selhání desky na vyšší úrovni montáže nebo až u zákazníka, což vede k ekonomickým ztrátám. Proto se zaváději automatické testery desek.

Uvedené nevýhody odstraňuje zapojení podle vynálezu, jehož podstata spočívá v tom, že prvý sběrnicový vstup/výstup bloku připojovacích sond je spojen s třetím sběrnioovým vstupem/výstupem bloku přepínače logického a analogového testu, jehož prvý sběrnicový vstup/výstup je spojen se sběmicovým vstupem/výstupem bloku budičů logických úrovní, jehož prvý sběrnicový vstup je propojen do prvního sběrnicového výstupu bloku paměti testu a jeho druhý sběrnicový vstup je propojen do sběrnicového výstupu bloku volby V/V, jehož prvý sběrnicový vstup je zapojen do šestého sběrnicového výstupu bloku volby logického testu a jeho druhý sběrnicový vstup je zapojen do druhého sběrnicového výstupu bloku paměti testu, jehož čtvrtý vstup je připojen k výstupu bloku řídících signálů, a jeho prvý sběrnicový vstup je propojen do druhého sběrnicového výstupu bloku spuštění a zastavení testu a jeho druhý sběrnicový vstup je propojen do čtvrtého sběrnicového výstupu bloku volby logického testu a jeho třetí sběrnicový vstup je propojen do třetího sběrnicového výstupu bloku adres kroků testu obsaženého v bloku řídících signálů, jenž současně obsahuje blok časovačích signálů a blok hodin, jehož vstup je připojen k druhému výstupu řídícícho počítače a současěn prvý sběrnicový vstup bloku řídících signálů je zapojen do druhého sběrnicového výstupu bloku volby logického testu a jeho druhý sběrnicový vstup je zapojen do třetího sběrnicového výstupu bloku spuštění a zastavení testu, jehož prvý vstup je připojen k výstupu bloku konce testu a jeho druhý sběrnicový vstup je propojen do pátého sběrnicového výstupu bloku volby logického testu, jehož sběrnicový vstup je zapojen do prvého sběrnicového výstupu řídícího počítače, jehož prvý vstup je připojen k výstupu bloku hlášení konce testu, jehož prvý vstup je napojen na prvý výstup bloku spuštění a zastavení testu a jeho druhý vstup je napojen na sedmý výstup bloku volby logického testu a současně prvý sběrnicový vstup/výstup řídícího počítače je spojen se sběrnioovým vstupem/výstupem bloku čtení výsledku testu, jehož prvý sběrnicový vstup je zapojen do sběrnicového výstupu bloku zápisu a čtení kroku testu a jeho druhý sběrnicový vstup je zapojen do sběrnicového výstupu bloku zápisu a čtení místa chyby, jehož prvý vstup je připojen k druhému výstupu bloku časovačích signálů a jeho druhý sběrnicový vstup je propojen do druhého sběrnicového výstupu bloku hlášení chyby, jehož prvý sběrnicový vstup je zapojen do sběrnicového výstupu bloku maskování chyby a jeho druhý sběrnicový vstup je zapojen do čtvrtého sběrnicového výstupu bloku paměti te3tu a jeho třetí sběrnicový vstup je zapojen do sběrnicového výstupu bloku komparátorů logických úrovní, jehož prvý sběrnicový vstup je propojen do třetího sběrnicového výstupu bloku paměti testu a jeho druhý sběrnicový vstup je propojen do sběrnicového výstupu bloku budičů logických úrovní a jeho třetí sbčrnioový vstup je zapojen do sběrnicového výstupu bloku nastavení komparačních úrovní a současně prvý sběrnicový vstup bloku maskování chyby je zapojen do pátého sběrnicového výstupu bloku paměti testu a jeho druhý sběrnicový vstup je zapojen do třetího sběrnicového výstupu bloku volby logického testu a současně třetí vstup bloku konce testu je připojen k prvnímu výstupu bloku hlášení chyby a jeho prvý vstup je připojen k prvému výstupu bloku časovačích signálů a jeho dtruhý vstup je připojen k vsýtupu bloku komparace adresy, jehož druhý sběrnicový vstup je propojen do prvého sběrnicového výstupu bloku adres kroků testu a jeho prvý sběrnicový vstup je propojen do sběrnicového výstupu bloku nastavení koncové adresy, jehož sběrnicový vstup je zapojen do prvého sběrnicového výstupu bloku volby logického testu a současně sběrnicový vstup bloku přepínače logického a analogového testu je propojen do sběrnicového výstupu bloku nastavení druhu testu, jehož sběrnicový vstup je zapojen do třetího sběrnicového výstupu řídícího počítače a současně druhý vstup/výstup bloku přepínače logického a analogového testu je spojen s prvým sběrnicovým vstupem/výstupem bloku připojeni sběrnic, jehož sběrnicový vstup je zapojen do sběrnicového vsýtupu bloku volby testovaného místa, jehož sběrnicový vstup je propojen do čtvrtého sběrnicového výstupu bloku nastavení analogového testu, jehož sběrnicový vstup je zapojen do čtvrtého sběrnicového výstupu řídícího počítače, jehož druhý vstup je připojen k výstupu bloku výsledku měření, jehož sběrnicový vstup/výstu je zapojen do druhého sběrnicového vstupu/výstupu řídícího počítače a jeho sběrnicový vstup je zapojen do sběrnicového výstupu bloku snímače, jehož třetí sběrnicový vstup je propojen do sběrnicového výstupu bloku řízení snímače, jehož sběrnicový vstup je zapojen do pátého sběrnicového výstupu bloku nastavení analogového testu a současně druhý vstup bloku snímače je připojen k výstupu bloku startu převodu, jehož sběrnicový vstup je zapojen do prvého sběrnicového výstupu bloku nastavení analogového testu a současně prvý sběrnicový vstup bloku snímače je propojen do sběrnicového výstupu bloku uspořádání měřícího obvodu, jehož sběrnicový vstup/výstup je spojen s druhým sběrnicovým vstupem/výstupem bloku připojení sběrnic a jeho prvý sběrnicový vstup je propojen do sběrnicového výstupu bloku napájecího zdroje, jehož sběrnicový vstup je zapojen do sběrnicového výstupu bloku řízení zdroje, jehož sběrnicový vstup je propojen do třetího sběrnicového výstupu bloku nastavení analogového testu a současně druhý sběrnicový vstup bloku uspořádání měřících obvodů je zapojen do sběrnicového výstupu bloku nastaveni režimu, jehož sběrnicový vstup je propojen do druhého sběrnicového výstupu bloku nastaveni analogového testu.

Zařízení pro testování podle vynálezu nám dovoluje v krátkém čase testovat osazené desky plošných spojů s logickými integrovanými obvody v pouzdrech D/L. Metodou měření je funkční test, řízený počítačem, jednotlivých obvodů při oddělení právě testovaného obvodu od jeho okolí impulsním vnucením žádoucích logických stavů bez ohledu na vnitřní zapojení desky. Kromě vybavení pro funkční testy obsahuje zařízení ještě prostředky pro analogové testy předběžného otestování měřeného obvodu a jeho okolí.

1| Test správného připojení sondy k obvodu

2) Test propojovací sítě a pasivních prvků v okolí obvodu

3) Test funkce vstupních a výstupních tranzistorů měřeného obvodu

4) Test přítomnosti nadměrných nebo nesprávně polovaných napětí

Pro možnost impulsního vnucování stavů je tester vybaven třístavovým budičem pro každý měřící kanál. Navíc je možno za chodu testu přepínat směr vstup/výstup měřících kanálů nezávisle, rovněž je možno nezávisle provádět maskování odezvy v kanálech. Testovací programy pro jednotlivé obvody řady 74, případně jiné řady slučitelné s TTL úrovněmi budou předem připraveny a zařazeny do knihoven. Vlastní test obvodu probíhá z paměti, která má hloubku 1 kbit.

Na přiloženém výkresu je znázorněn příklad zapojení zařízení pro testování logických obvodů podle vynálezu.

Konkrétní provedení zařízení znázorněné na výkresu je provedeno tak, že sběrnicový vstup/výstup 421 měřeného objektu 42 je zapojen do druhého sběrnicového vstupu/výstupu bloku 30 připojovacích sond a prvý sběrnicový vstup/výstup bloku 30 připojovacích sond je spojen s třetím sběrnicovým vstupem/výstupem 283 bloku 28 připínače logického a analogového testu, jehož prvý sběrnicový vstup/výstup 281 je spojen se sběrnicovým vstupem/výstupem bloku 16 budiče logických úrovní, jehož prvý sběrnicový vstup 161 je propojen do prvého sběrnicového výstupu bloku 14 paměti testu a jeho druhý sběrnicový vstup 162 je propojen do sběrnicového výstupu bloku 15 volby V/V, jehož prvý sběrnicový vstup 151 je zapojen do šestého sběrnicového výstupu bloku 11 volby logického testu a jeho druhý sběrnicový vstup 152 je zapojen do druhého sběrnicového výstupu bloku 14 paměti testu, jehož čtvrtý vstup 144 je připojen k výstupu bloku 12 řídících signálů a jeho prvý sběrnicový vstup 141 je propojen do druhého sběrnicového výstupu bloku 13 spuštění a zastavení testu a jeho druhý sběrnicový vstup 142 je propojen do čtvrtého sběrnicového výstupu bloku 11 volby logického testu a jeho třetí sběrnicový vstup 143 je propojen do třetího sběrnicového výstupu bloku 123 adres kroků testu obsaženého v bloku 12 řídících signálů, jenž současně obsahuje blok 122 časovačích signálů a blok 121 hodin, jehož vstup 1211 je přiveden k druhému výstupu řídicího počítače 10 a současně prvý sběrnicový vstup 1201 bloku 12 řídících signálů je zapojen do druhého sběrnicového výstupu bloku 11 volby logického testu a jeho druhý sběrnicový vstup 1202 je zapojen do třetího sběrnicového výstupu bloku 13 spuštění a zastavení testu, jehož prvý vstup 131 je připojen k výstupu bloku 23 konce testu e jeho druhý sběrnicový vstup 132 je propojen do pátého sběrnicového výstupu bloku 11 volby logického testu, jehož sběrnicový vstup 111 je zapojen do prvého sběrnicového výstupu řídícího počítače 10, jehož prvý vstup 101 je připojen k výstupu bloku 26 hlášení konce testu, jehož prvý vstup 261 je napojen na prvý výstup bloku 13 spuštění a zastavení testu a jeho druhý vstup 262 je napojen na sedmý výstup bloku 11 volby logického testu a současně prvý sběrnicový vstup/výstup 103 řídícího počítače 10 je spojen se sběrnicovým vstupem/výstupem bloku 25 čtení výsledku testu, jehož prvý sběrnicový vstup 251 je zapojen do sběrnicového výstupu bloku 22 zápisu a čtení kroku testu a jeho druhý sběrnicový vstup 252 je zapojen do sběrnicového výstupu bloku 24 zápisu a čtení místa chyby, jehož prvý vstup 241 je připojen k druhému výstupu bloku 122 časovačích signálů a jeho druhý sběrnicový vstup 242 je propojen do druhého sběrnicového výstupu bloku 18 hlášení chyby, jehož prvý sběrnicový vstup 181 je zapojen do sběrnicového výstpu bloku 19 maskování chyby a jeho druhý sběrnicový vstup 182 je zapojen do čtvrtého sběrnicového výstupu bloku 14 paměti testu a jeho třetí sběrnicový vstup 183 je zapojen do sběrnicového výstupu bloku 17 komparátorů logických úrovní, jehož prvý sběrnicový vstup 171 je propojen do třetího sběrnicového výstupu bloku 14 paměti testu a jeho druhý sběrnicový vstup 172 je propojen do sběrnicového výstupu bloku 16 budičů logických úrovní a jeho třetí sběrnicový vstup 173 je propojen do sběrnicového výstupu bloku 27 nastavení kcnparačních úrovní a současně prvý sběrnicový vstup 191 bloku 19 maskování chyby je zapojen do pátého sběrnicového výstupu bloku 14 paměti testu a jeho druhý sběrnicový vstup 192 je zapojen do třetího sběrnicového výstupu bloku 11 volby logického testu a současně třetí vstup 233 bloku 23 konce testu je připojen k prvnímu výstupu bloku 18 hlášení chyby a jeho prvý vstup 231 je připojen k prvému výstupu bloku 122 časovačích signálů a jeho druhý vstup 232 je připojen k výstupu bloku 21 komparace adresy, jehož druhý sběrnicový vstup 212 je propojen do prvého sběrnicového výstupu bloku 123 adres kroků testu a jeho prvý sběrnicový vstup 211 je propojen do sběrnicového výstupu bloku 20 nastavení koncové adresy, jehož sběrnicový vstup 201 je zapojen do prvého sběrnicového výstupu bloku 11 volby logického testu a současně sběrnicový vstup 284 bloku 28 přepínače logického a analogového testu je propojen do sběrnicového výstupu bloku 41 nastavení druhu testu, jehož sběrnicový vstup 411 je zapojen do třetího sběrnicového vstupu řídícího počítače 10 a současně druhý sběrnicový vstup/výstup 282 bloku 28 přepínače logického a analogového testu je spojen o prvým sběrnicovým vstupem/výstuem bloku 29 připojení sběrnic, jehož sběrnicový vstup 291 je zapojen do sběrnicového výstupu bloku 31 volby testovaného místa, jehož sběrnicový vstup 311 je propojen do čtvrtého sběrnicového výstupu bloku 38 nastavení analogového testu, jehož sběrnicový vstup 381 je zapojen do čtvrtého sběrnicového výstupu řídícího počítače 10, jehož druhý vstup 102 je připojen k výstupu bloku 40 výsledku měření, jehož sběrnicový vstup/výstup 401 je zapojen do druhého sběrnicového vstupu/výstupu řídícího počítače 10 a jeho sběrnicový vstup 402 je zapojen do sběrnicového výstupu bloku 36 snímače, jehož třetí sběrnicový vstup 363 je propojen do sběrnicového výstupu bloku 39 řízení snímače, jehož sběrnicový vstup 391 je zapojen do pátého sběrnicového výstupu bloku 38 nastavení analogového testu a současně druhý vstup 362 bloku 36 snímače je připojen k výstupu bloku 37 startu převodu, jehož sběrnicový vstup 371 je zapojen do prvého sběrnicového výstupu bloku 38 nastavení analogového testu a současně prvý sběrnicový vstup 361 bloku 36 snímače je propojen do sběrnicového výstupu bloku 32 uspořádání měřícího obvodu, jehož sběrnicový vstup/výstup 321 je spojen s druhým sběrnicovým vstupem/výstupem bloku 29 připojení sběrnic a jeho prvý sběrnicový vstup 321 je propojen do sběrnicového výstupu bloku 34 napájecího zdroje, jehož sběrnicový vstup 341 je zapojen do sběrnicového výstupu bloku 35 řízení zdroje, jehož sběrnicový vstup 351 je propojen do třetího sběrnicového výstupu bloku 38 nastavení.analogového testu a současně druhý sběrnicový vstup 322 bloku 32 uspořádání měřících obvodů je zapojen do sběrnicového výstupu bloku 33 nastavení režimu, jehož sběrnicový vstup 331 je propojen do druhého sběrnicového výstupu bloku 38 nastavení analogového testu.

Jednotlivé shora uvedené bloky mohou být uspořádány podle potřeby různě. Uvádíme vždy jedno z možných provedení: Blok 11 volby logického testu je tvořen adresovým dekodérem zapisovacího signálu, blok 12 řídících signálů obsahuje blok 121 hodin, který je .tvořen přednastavitelným čítačem, dále obsahuje blok 122 časovačích signálů, který obsahuje čítač, jehož výstupy jsou dekódovány v převodníku lzn, jehož výstupy jsou brány jako časovači signály, pak obsahuje blok 123 adres kroků testu tvořený nulovacím čítačem, blok 12 řídících signálů ještě obsahuje mimo tyto bloky registr pro přednastavení čítače bloku 121 hodin, hradlo pro spuštění časovačích signálů a klopný obvod pro nulování čítače adres v bloku 123 adres kroků testu. Blok 13 zpuštění a zastavení testu obsahuje pamětový obvod pro funkci zpuštění a zastavení, blok 14 paměti testu obsahuje pamět kroků testu v maximální hloubce 1 kbit. a přepínač adresování paměti testu pro zápis a čtení, blok 15 volby V/V obsahuje registr pro rozhodnutí a způsob volby vstupních a výstupních kanálů, blok 16 budičů logických úrovní obsahuje výkonové budiče logických úrovní s možnosti uvedení do vysokoimpendančního stavu a s maximálním proudem 500 mA, blok 17 komparátorů logických úrovní obsahuje strobované komparátory a napětovou ochranu vstupů komparátorů, blok 27 nastavení komparačních úrovní obsahuje obvody pro referenční napětí prahů logických úrovní, blok 12 hlášení chyby obsahuje porovnávací obvody pro výsledek komparace logické úrovně a pro očekávaný stav, dále pak hradla pro zamaskování chyby, blok 19 maskování chyby obsahuje registr pro rozhodnutí o způsobu volby maskovaných kanálů. Blok 20 nastavení koncové adresy obsahuje registr pro zapsání adresy posledního kroku testu, blok 21 komparace adresy tvoří číslicový komparátor, blok 22 zápisu a čtení kroku testu obsahuje registr pro uchování adresy kroku testu, na které se test zastavil, blok 23 konce testu je složen ze součtového členu pro signály o konc-i testu a ze součinového členu pro tyto signály s časovacím signálem.

Blok 24 zápisu a čtení místa chyby obsahuje registry pro zápis chyb kroku testu, blok 25 čtení výsledku testu obsahuje adresový dekodér čtecího signálu, blok 26 hlášení konce testu obshuje klopný obvod pro funkci přerušení řídícího počítače 10. Blok 28 přepínače logického a analogového testu obsahuje 64 kanálový spínač testovacích kanálů, blok 41 nastavení druhu testu obsahuje pamětový obvod pro sepnutí spínačů, blok 29 připojení sběrnic obsahuje testové spínače pro připojení čtyř sběrnic (dvou proudových a dvou napětových) k vybraným kanálům, blok 30 připojovacích sond obsahuje připojovací sondy o různém počtu špiček, blok 31 volby testovaného místa je tvořen registrem pro zápis adresy vybraných dvou kanálů pro připojení sběrnic, blok 32 uspořádání měřících obvodů obsahuje spínače pro správné připojení sběrnic k bloku 34 napájecího zdroje a bloku 36 snímače a referencí řiditelný zpětnovazební napětový zdroj, blok 33 nastavení režimu obsahuje registr pro zapsání informace pro správné sepnutí spínačů připojení do vybraného motivu měřícího bovodu zvoleného analogového testu, blok 34 napájecího zdroje obsahuje proudový a napětový D/A převodník a obvod referenčního napětí, blok 35 řízení zdroje obsahuje registr binárního čísla pro A/D převodník, blok 36 snímače obsahuje napětový diferenční zesilovač, převodník I/U a napětový A/D převodník s přepínačem jeho vstupu, blok 37 startu převodu obsahuje hradla pro spuštění převodu A/D převodníku, blok 39 řízení snímače obsahuje registr adresy pro přepínač vstupu A/D převodníku a registr vybraného rozsahu I/U převodníku, blok 22 výsledku měření je tvořen registrem pro zápis a čtení výsledku převodu A/D převodníku, blok 38 nastavení analogového testu obsahuje adresový dekodér zapisovacího signálu. Řídící počítač 10 obsahuje mimo jiné zesilovač datové a adresové sběrnice, zesilovač čtecích a zápisových signálů a zdroj stabilního hodinového signálu 2 MHz.

Funkce konkrétního zapojení zařízení pro testování podle vynálezu spočívá v tom, že je možno provádět v krocích logický test vstupů a výstupů logických obvodů, jak kombinačních tak i sekvenčních, přičemž tyto obvody se nemusí demontovat jsou-li zapojeny v desce plošného spoje jako součást nějakého zapojení. To je umožněno elektrickým odstíněním obvodu okolní sítě. Dochází k tomu impulsním vnucováním logických úrovní do vstupů testovaného obvodu, jehož vstupy mohou být zapojeny do výstupů jiných obvodů. Budič logických úrovní umístěný v bloku 16 budiče logických úrovni má k dipsozici porud až 500 mA pro přetažení těchto výstupů do žádaného logického stavu. Logické obvody, které jsou měřeným objektem 42 se připojují k testeru pomocí vícešpičkových sond umístěných v bloku 30 připojovacích sond. Maximální počet špiček sondy v zapojení podle vynálezu je 64.

Špičky připojovací sondy jsou napojeny na testovací kanály, které se mohou navolit z bloku 15 voby V/V, ovládacího blok 16 budičů logických úrovní, do funkce vstup nebo výstup Ve funkci výstup jsou připojeny k budiči logických úrovní a ke vstupu komparátoru v bloku 17 komparátorů logických úrovni a ve funkci vstup jsou připojeny jen ke vstupu komparátoru, budiče logických úrovní jsou uvedeny do vysokoimpedačního stavu.

Kompárátor rozhoduje o tom, zde přivedená úroveň odpovídá zvolené logické úrovni, případný nesouhlas je vyhodnocen jako chyba bloku 18 hlášení chyby. Prahy logických úrovni pro blok 17 komparátoru logických úrovni jsou přivedeny z bloku 27 nastavení komparačních úrovní. Nevyužité kanály pro test jsou navoleny do funkce vstup a je u nich blokem 19 maskování chyby anulováno vyhodnocení chyby v bloku 18 hlášeni chyby. Test probíhá po krocích a jeho struktura je zapsána v paměti testu v bloku 14 paměti testu. Počet kroků testu je volitelný nastavením adresy koncového kroku paměti testu v bloku 20 nastaveni koncové adresy, maximální počet kroků je 1000.

Krok testu obsahuje informaci o logickém stavu buzených zvolených výstupních kanálů o očekávané odezvě logických stavů ve vstupních kanálech a nevyužitých testovacích kanálech. Blok 14 paměti testu tedy řidl v krocích blok 15 volby V/V, blok 16 budičů logických úrovní, blok 17 komparátorů logických úrovní, blok 18 hlášení chyby a blok 19 maskování chyby.

Test se spouští povelem z řídícího počítače 10 přes blok 11 volby logického testu do bloku 13 spuštění a zastavení testu, který uvolní pamět testu v bloku 14 paměti testu a spustí řídící signály pro test v bloku 12 řídících signálů.

Test končí zastavením na adrese korku testu ve kterém je nalezena chyba, nebo je-li tento krok posledním krokem testu. Pamět testu je čtena adresou z bloku 123 adres kroků testu, který obsahuje čítač adresy řízený frekvencí hodin z bloku 121 hodin.přes blok 122 časovačích signálů. Zastavení testu na koncové adrese uložené v bloku 20 nastavení koncové adresy zajištuje kompárátor adresy umístěný v bloku 21 komparace adresy, který o výsledku komparace informuje blok 23 konce testu, který přijímá i hlášení o celkové chybě testu, tyto informace bere v úvahu jen v čase určeném časovacím signálem z bloku 122 časovačích signálů a tak umožňuje zastavení testu, jak na koncové adrese, tak při nalezení chyby v kroku testu.

Signál konec testu přijímá blok 13 spuštění a zastavení testu, který mimo jiné podá tuto zprávu přes blok 26 hlášení konče testu řídícímu počítači 10. Ten pak čte přes blok 25 čtení výsledku testu krok testu z bloku 22 zápisu a čtení kroku testu a místo chyby z bloku 24 zápisu a čtení místa chyby, do kterého je chyba zapsána z bloku 18 hlášení chyby v okamžiku určeném časovacím signálem z bloku 122 časovačích signálů.

Řídící počítač také určuje parametry testu přes blok 11 volby logického testu, nahrává pamět pro test v bloku 14 paměti testu, řídicí signály pro výběr vstupních a výstupních kanálů v bloku 15 volby V/V a maskovací signály ohyb v bloku 19 maskovací chyby, nastavuje periodu hodinového signálu v bloku 12 řídících signálů pro blok 121 hodin a tím určuje rychlost testu, nuluje čítač adres kroků testu v bloku 123 adres kroků testu a tím současně přepne přepínač adresování paměti testu v bloku 14 paměti testu do stavu zápisu do paměti. Dále zařízení pro testování podle vynálezu umožňuje provádět analogové testy, jako je test správného připojení vícešpičkové sondy na logický obvod, měření malého odporu konstantním proudem, měření velkého odporu konstantním napětím, měření odporu konstantním napětím 0, ZV s vyloučením vlivu odporů sběrnic, vhodné pro měření v přítomnosti P-N přechodu a test přiloženého napětí.

Pro analogové testy se testovací kanály přepnou v bloku 28 přepínače logického a analogového testu do režimu analogového testu k bloku 29 připojení sběrnic. Blok 28 přepínače logického a analogového testu je řízen z bloku 4_1 nastavení druhu testu napojeného na řídící počítač 10. Analogové měřeni probíhá vždy mezi dvěma vybranými kanály pomocí sběrnic k nim připojených, dvou proudových a dvou napětových.

Připojení sběrnic k vybraným kanálů je uskutečněno v bloku 29 Připojení sběrnic, vybrané kanály pro měření jsou určeny v bloku 31 volby testovaného místa. Motiv uspořádání měřících obvodů a k nim připojených sběrnic podle druhu analogového měření je vytvořen v bloku 32 uspořádání měřících obvodů a zadaný blokem 33 nastavení režimu. Napájecí zdroj pro měření je tvořen blokem 34 napájecího zdroje, který obsahuje zdroj referenčního napětí a napětový a proudový D/A převodník. Blok 34 napájecího zdroje je programován z bloku 35 řízení zdroje. Napětí nebo proud měřeného objektu 42 je měřen v bloku 36 snímače, který obsahuje diferenční napětový zesilovač.

I/U převodník a napětový A/D převodník, který převádí výsledný napětový signál měření na číslicový údaj. Podmínky měření jsou pro blok 36 snímače nastaveny v bloku 39 řízeni snímače. Převod A/D převodníku je spuštěn řídícím počítačem 10 přes blok 38 nastavení analogového testu do bloku 37 startu převodu, konec převodu A/D převodníku je oznámen řídícímu počítači 10 přes'blok 40 výsledku měření, z kterého pak řídící počítač 10 čte údaj o výsledku měřeni. Řídící počítač 10 také přes blok 38 nastavení analogového testu zadává parametry testu do bloku 31 volby testovaného místa, bloku 35 řízeni zdroje, bloku 39 řízení snímače a bloku 33 nastavení režimu.

Zařízení pro testování podle vynálezu dovoluje v krátkém čase provádět funkční testy logických integrovaných obvodů v pouzdrech D/L na osazené desce plošného spoje. Kromě vybavení pro funkční testy obsahuje zařízení pro testování ještě prostředky pro analogové testy měřeného obvodu a jeho okolí:

1) Test správného připojení sondy

2) Test propojovací sítě a pasivních prvků v okolí obvodu

3) Test funkce vstupních a výstupních tranzistorů měřeného obvodu

4) Test přítomnosti nadměrných nebo nesprávně polovaných napětí

Toto vybavení je plně programovatelné a jeho využití závisí na návrháři testu. Testovací programy pro jednotlivé obvody řady 74, případně jiné řady slučitelné s TTL úrovněmi signálů budou předem připraveny a zařazeny do knihoven. Vlastní test obvodu probíhá z paměti, která má hloubku 1 kbit.

Claims (1)

1. Zařízení pro testování logických obvodů a odporů na osazené dosce plošného spoje, u něhož je sběrnicový vstup/výstup měřeného objektu zapojen do druhého sběrnicového vstupu/ výstupu bloku připojovacích sond, vyznačené tím, že prvý sběrnicový vstup/výstup bloku (30) připojovacích sond je spojen s třetím sběrnicovým vstupem/výstupem (283) bloku (28) přepínače logického a analogového testu, jehož prvý sběrnicový vstup/výstup (281) je spojen se sběrnicovým vstupem/výstupem bloku (16) budičů logických úrovní, jehož prvý sběrnicový vstup (161) je propojen do prvého sběrnicového výstupu bloku (14) paměti testu a jeho druhý sběrnicový vstup (162) je propojen do sběrnicového výstou bloku (15) volby V/V jehož první sběrnicový vstup (151) je zapojen do šestého sběrnicového výstupu bloku (11) volby logického testu a jeho druhý sběrnicový vstup (152) je zapojen do druhého sběrnicového výstupu bloku (14) paměti testu, jehož čtvrtý vstup (144) je připojen k výstupu bloku (12) řídících signálů a jeho prvý sběrnicový vstup (141) je propojen do druhého sběrnicového výstupu bloku (13) spuštění a zastaveni testu a jeho druhý sběrnicový vstup (142) je propojen do čtvrtého sběrnicového výstupu bloku (11) volby logického testu a jeho třetí sběr258388 nicový vstup (143) je propojen do třetího sběrnicového výstupu bloku (123) adres kroků testu obsaženého v bloku (12) řídících signálů, jenž současně obsahuje blok (122) časovačích signálů a blok (121) hodin, jehož vstup (1211) je připojen k druhému výstupu řídícího počítače (10) a současně prvý sběrnicový vstup (1201) bloku (12) řídících signálů je zapojen do druhého sběrnicového výstupu bloku (11) volby logického testu a jeho druhý sběrnicový vstup (1202) je zapojen do třetího sběrnicového výstupu bloku (13) spuštění a zastavení testu, jehož prvý vstup (131) je připojen k výstupu bloku (23) konce testu a jeho druhý sběrnicový vstup (132) je propojen do pátého sběrnicového výstupu bloku (11) volby logického testu, jehož sběrnicový vstup (111) je zapojen do prvého sběrnicového výstupu řídícího počítače (10), jehož prvý vstup (101) je připojen k výstupu bloku (26) hlášení konce testu, jehož prvý vstup (261) je napojen na prvý výstup bloku (13) spuštění a zastavení testu a jeho druhý vstup (262) je napojen na sedmý výstup bloku (11) volby logického testu a současně prvý sběrnicový vstup/výstup (103) řídícího počítače (10) je spojen se sběrnicovým vstupem/výstupěm bloku (25) čtení výsledku testu, jehož prvý sběrnicový vstup (251) je spojen do sběrnicového výstupu bloku (22) zápisu a čteni kroku testu a jeho druhý sběrnicový vstup (252) je zapojen do sběrnicového výstupu bloku (24) zápisu a čtení místa chyby, jehož prvý vstup (241) je připojen k druhému výstupu bloku (122) časovačích signálů a jeho druhý sběrnicový vstup (242) je propojen do druhého sběrnicového vstupu bloku (18) hlášení chyby, jehož prvý sběrnicový vstup (181) je zapojen do sběrnicového výstupu bloku (19) maskování chyby a jeho druhý sběrnicový vstup (182) je zapojen do čtvrtého sběrnicového výstupu bloku (14) paměti testu a jeho třetí sběrnicový vstup (183) je zapojen do sběrnicového vstupu bloku (17) komparátorů logických úrovní, jehož prvý sběrnicový vstup (171) je propojen do třetího sběrnicového výstupu bloku (14) paměti testu a jeho druhý sběrnicový vstup (172) je propojen do sbemiccwého vstupu bloku (16) budičů logických úrovní a jeho třetí sběrnicový vstup (173) je propojen do sběrnicového výstupu bloku (27) nastavení komparačních úrovní a současně prvý sběrnicový vstup (191) bloku (19) maskování chyby je zapojen do pátého sběrnicového výstupu bloku (14) paměti testu a jeho druhý sběrnicový vstup (192) je zapojen do třetího sběrnicového výstupu bloku (11) volby logického testu a současně třetí vstup (233) bloku (23) konce testu je připojen k prvému výstupu bloku (18) hlášení chyby a jeho prvý vstup (231) je připojen k prvému výstupu bloku (122) časovačích signálů a jeho druhý vstup (232) je připojen k výstupu bloku (21) komparace adresy, jehož druhý sběrnicový vstup (212) je propojen do prvého sběrnicového výstupu bloku (123) adres kroků testu a jeho prvý sběrnicový vstup (211) je propojen do sběrnicového výstupu bloku (20) nastavení koncové adresy, jehož sběrnicový vstup (201) je zapojen do prvého sběrnicového výstupu bloku (11) volby logického testu a současně sběrnicový vstup (284) bloku (28) přepínače logického a analogového testu je propojen do sběrnicového vstupu bloku (41) nastavení druhu testu, jehož sběrnicový vstup (411) je zapojen do třetího sběrnicového výstupu řídícího počítače (10) a současně druhý sběrnicový vstup/výstup (282) bloku (28) přepínače logického a analogového testu je spojen s prvým sběrnicovým vstupem/výstupem bloku (29) připojeni sběrnic, jehož sběrnicový vstup (291) je zapojen do sběrnioového výstupu bloku (31) volby testovaného místa, jehož sběrnicový vstup (311) je propojen do čtvrtého sběrnicového výstupu bloku (38) nastavení analogového testu, jehož sběrnicový vstup (381) je zapojen do čtvrtého sběrnicového výstupu řídícího počítače (10), jehož druhý vstup (102) je připojen k výstupu bloku (40) výsledku měření, jehož sběrnicový vstup/výstup (401) je zapojen do druhého sběrnicového vstupu/výstupu řídícího počítače (10) a jeho sběrnicový vstup (402) je zapojen do sběrnicového. výstupu bloku (36) snímače, jehož třetí sběrnicový vstup (363) je propojen do sběrnicového výstupu bloku (39) řízení snímače, jehož sběrnicový vstup (391.' je zapojen do pátého sběrnicového výstupu bloku (38) nastavení analogovaného testu a současně druhý vstup (362) bloku (36) snímače je připojen k výstupu bloku (37) startu převodu, jehož sběrnicový vstup (371) je zapojen do prvého sběrnicového výstupu bloku (38) nastavení analogového testu a současně prvý sběrnicový vstup (361) bloku (36) snímače je propojen do sběrnicového výstupu bloku (32) uspořádání měřícího obvodu, jehož sběrnicový vstup/výstup (321) je spojen s druhým sběrnicovým vstupem/výstupem bloku (29) připojení sběrnic a jeho prvý sběrnicový vstup (321) je propojen do sběrnicového výstupu bloku (34) napájecího zdroje, jehož sběrnicový vstup (341) je zapojen do sběrnicového výstupu bloku (35) řízení zdroje, jehož sběrnicový vstup (351) je propojen do třetího sběrnicového výstupu bloku (38) nastavení analogového testu a současně druhý sběrnicový vstup (322) bloku (32) uspořádání měřících obvodů je zapojen do sběrnicového výstupu bloku (33) nastavení režimu, jehož sběrnicový vstup (331) je propojen do druhého sběrnicového výstupu bloku (38) nastavení analogového testu.