CS256872B1

CS256872B1 - Digital frequency synthesizer

Info

Publication number: CS256872B1
Application number: CS854212A
Authority: CS
Inventors: Milan Stork
Original assignee: Milan Stork
Priority date: 1985-06-12
Filing date: 1985-06-12
Publication date: 1988-04-15
Also published as: CS421285A1

Abstract

Zapojení se týká oboru měřící technika. Řeší problém vytváření signálu, jehož frekvence je násobkem frekvence vstupního signálu. Podstata řešení spočívá v použití dvou čítačů a dvou generátorů frekvence. Během periody vstupního signálu se první čítač plní pulzy z generátoru o frekvenci f2. Na konoi periody vstupního signálu je obsah prvního čítače uložen do registru, pomoci kterého pak dojde k přednastavení druhého čítače na uložené číslo. Druhý čítač se pak vyprazdňuje pulzy z generátoru o frekvenci f.. Vzhledem k rozdílným hodnotám frekvence obou generátorů je výstupní frekvence druhého čítače násobkem vstupní frekvence. Zařízení lze použít všude tam, kde je třeba generovat signál o frekvenci, která je násobkem frekvence vstupního signálu, např. u pulzních čidel rychlostí otáčení, převodníků napětí-frekvence, případně frekvence-napětí a též u fázových závěsů. Výhodou je univerzálnost zařízení, nebot generátory mohou být řízeny bud napětově, nebo číslicově.Involvement refers to the field of measuring technology. It solves the problem of generating a signal whose frequency is a multiple of the frequency of the input signal. The essence of the solution is the use of two counters and two frequency generators. During the period of the input signal, the first counter is filled with pulses from the generator with frequency f2. At the end of the input signal period, the content of the first counter is stored in a register, with the help of which the second counter is then preset to the stored number. The second counter is then emptied by pulses from the generator with frequency f.. Due to the different frequency values of the two generators, the output frequency of the second counter is a multiple of the input frequency. The device can be used wherever it is necessary to generate a signal with a frequency that is a multiple of the frequency of the input signal, e.g. for pulse speed sensors, voltage-frequency, or frequency-voltage converters and also for phase hinges. The advantage is the universality of the device, because the generators can be controlled either by voltage or numerically.

Description

Vynález se týký číslicového syntezátor-u--kmitočtu, tj. vytváření frekvence, která je násobkem vstupní frekvence.The invention relates to a digital frequency synthesizer, i.e., to a frequency that is a multiple of an input frequency.

Až dosud se pro syntezátory kmitočtu používá zapojení s řadou oscilátorů, směšovačů v a filtrů, případně fázových závěsů. Nevýhodou těchto zapojení je složitost a nutnost přesného nastavování jednotlivých obvodů.Until now, wiring with a number of oscillators, mixers and filters, or phase locks has been used for frequency synthesizers. The disadvantage of these wiring is the complexity and necessity of precise adjustment of individual circuits.

Uvedené nevýhody odstraňuje číslicový syntezátor kmitočtu, jehož podstatou je, že sestává ze vstupního obvodu jehož výstup je připojen jednak na nulovací vstup čítače čítající ho nahoru, dále pak na řídicí vstup registru. Výstupy čítače čítajícího nahoru jsou připojeny na datové vstupy registru a výstupy registru jsou připojeny na představovací vstupy čítače čítajícího dolů. Výstup generátoru nižší frekvence je přiveden na hodinový vstup čítače čítajícího nahoru, výstup generátoru vyšší frekvence je přiveden na hodinový vstup čítače čítajícího dolů je přiveden na vstup pro řízení přednastavení čítače čítajícího dolů, dále pak na děličku frekvence.These drawbacks are eliminated by a digital frequency synthesizer, which consists of an input circuit whose output is connected both to the reset input of the counter counting it upwards and to the control input of the register. The counter counter outputs are connected to the register data inputs and the register outputs are connected to the counter inputs of the counter count down. The output of the lower frequency generator is connected to the clock input of the counter counting up, the output of the higher frequency generator is connected to the clock input of the counter counting down, to the input for controlling the presetting of the counter counting down, then to the frequency divider.

Číslicový syntezátor kmitočtu dle vynálezu umožňuje násobení vstupní frekvence reálným číslem, které je dáno poměrem frekvence generátoru vyšší frekvence ku součinu frekvence generátoru nižšího kmitočtu a čísla, kterým dělí frekcenci dělička.The digital frequency synthesizer according to the invention allows the input frequency to be multiplied by the real number, which is given by the ratio of the frequency of the higher frequency generator to the product of the frequency of the lower frequency generator and the number divided by the divider.

Příkladné provedení předmětu vynálezu znázorňuje schéma na obr.An exemplary embodiment of the present invention is illustrated in FIG.

Číslicový syntezátor kmitočtu sestává ze vstupního bovodu 1^, jehož výstup je připojen jednak na nulovací vstup čítače 2 čítajícího nahoru, dále pak na řídicí vstup registru 2/ přičemž výstupy čítače 2 čítajícího nahoru jsou připojeny na datové vstupy registru 2 a výstupy registru 2 jsou připojeny na přednastavovací vstupy čítače £ čítajícího dolů, přičemž výstup generátoru 5 nižší frekvence je přiveden na hodinový vstup čítače 2 čítajícího nahoru a výstup generátoru 2 vyšší frekvence je přiveden na hodinový vstup čítače £ čítajícího dolů a výstup čítače 2 čítajícího dolů je přiveden jednak na vstup pro řízení přednastavení čítače 2 čítajícího dolů, dále pak na děličku 7 frekvence.The digital frequency synthesizer consists of an input point 1 whose output is connected both to the zero input of counter 2 counting up, and to the control input of register 2 / where the outputs of counter counting 2 are connected to data inputs of register 2 and outputs of register 2 are connected. to the preset inputs of the counter counting down, wherein the output of the lower frequency generator 5 is applied to the clock input of the counting counter 2 and the output of the higher frequency generator 2 is connected to the clock input of the counter counting down; control of presetting of counter 2 counting down, then to frequency divider 7.

Vstupní pulzy o frekvenci f^ jsou přivedeny na vstupní obvod 2' který vždy bud na nástupní, nebo odcházející hraně generuje krátký pulz, který je veden jednak na řídicí vstup registru 2 ^a umožňuje tak do registru 2 zápis čísla, které je na datových vstupech registru 2· Dále je tento pulz ze vstupního obvodu 2 veden na nulovací vstup čítače 2 čítajícího nahoru, jehož obsah je tedy tímto pulzem nulován. Pulzy o frekvenci f₂ z generátoru 2 nižší frekvence jsou přivedeny na hodinový vstup čítače 2 čítajícího nahoru. Číslo uložené v registru 2 je přivedeno na přednastavovací vstupy čítače 4 čítajícího dolů. Na hodinový vstup čítače 4_ čítajícího dolů jsou přivedeny pulzy o frekvenci f^ z generátoru 2 vyšší frekvence.Input pulses of frequency f 'are applied to an input circuit 2' which always on either the leading or leaving edge generates a short pulse, which is led to the control input of register 2 ^and thus allows to register 2 in register 2, which is on data registers Next, the pulse from the input circuit 2 is routed to the reset input of the counter counting up, the content of which is thus reset by this pulse. The pulses of frequency f ₂ from the lower frequency generator 2 are applied to the clock input of the counter 2 counting up. The number stored in register 2 is applied to the preset inputs of counter 4 counting down. The clock input of the counter counting down is supplied with pulses of frequency f from the higher frequency generator 2.

Čítač £ čítající dolů čítá z přednastavené hodnoty do nulové hodnoty a při této hodnotě je na výstupu čítače 2 čítajícího dolů generován pulz, který se vede na vstup pro řízení přednastavení čítače 2 čítajídího dolů, čímž se do čítače znovu uloží číslo, · které je na přednastavovacích vstupech čítače 2 čítajícího dolů a čítač začíná opět čítat, dolů Pulzy výstupu čítače 4 čítajícího dolů jsou vedeny na děličku 7. frekvence, jejíž dělicí poměr je p.The down counter counts from the preset value to zero and at this value a pulse is generated at the output of the down counting counter 2, which is applied to the input for controlling the preset counting down of counter 2, thereby returning the number to the counter. the pre-setting inputs of the counter counting down and the counter starts counting again, down The pulses of the counter counting down 4 are applied to a frequency divider 7 whose dividing ratio is p.

Předpokladem funkce číslicového syntezátoru je platnost dle (1) fl > ^f2 * ^fi (1)The prerequisite for the function of the digital synthesizer is validity according to (1) fl> ^f 2 * ^f i (1)

Za dobu jedné periody vstupní frekvence f^ se při frekvenci generátoru 5 nižší frekvence uloží do čítače 2 čítajícího nahoru číslo N, které je dáno vztahem (2) (2)For one period of the input frequency f 1, at the frequency of the lower frequency generator 5, the number 2 is stored in the up-counting number 2, which is given by (2) (2)

Toto číslo N se objeví na přednastavovacích vstupech čítače £ čítajícího dolů a při frekvenci generátoru £ vyšší frekvence f^ bude frekvence f pulzů na výstupu čítače £ čítajícího dolů dána dle (3) f_c = ί,/Ν (3)This number N appears on the preset inputs of the counter counting down, and at the frequency of the generator F of the higher frequency f ^, the pulse frequency f at the output of the counting counter £ is given according to (3) f _c = ί, / Ν (3)

Tedy po dosazení (2) do (3) ^fc = ^fl · ^fi^/f2 (4)So after substituting (2) to (3) ^f c = ^f l · ^f i ^{/ f} 2 (4)

Tato frekvence f je ještě dělena děličkou T_ frekvence s dělicím poměrem p, a na výstupu této děličky je frekvence f dle (5) (5)This frequency f is still divided by the frequency divider T_ with the dividing ratio p, and at the output of this divider is the frequency f according to (5) (5)

Ze vztahu (5) vyplývá, že frekvenci f lze měnit každou z veličin na pravé straně. Je pouze nutno dodržet vztah (1) a dále pak to, že délka L čítačů a registru musí vyhovovat vztahu (6)It follows from equation (5) that the frequency f can be changed by each of the quantities on the right side. It is only necessary to observe the relation (1) and further that the length L of the counters and the register must satisfy the relation (6)

f.F.

L log -ylog 2 [bit, HzJ (6) kde f^ je minimální frekvence vstupního signálu a vztah (6) platí pro binární čítače.L log -ylog 2 [bit, HzJ (6) where f ^ is the minimum frequency of the input signal and relation (6) applies to binary counters.

Uvedený číslicový syntezátor kmitočtu je možno použít všude tam, kde je nutno generovat širokou škálu frekvencí, případně též získávat frekvenci, která vznikne ze vstupní frekvence vynásobením reálným číslem. Vzhledem k jednoduchosti lze tento číslicový syntezátor kmitočtu uplatnit i v aplikacích jednoduché násobičky frekvence, dále jako stavení prvek fázových závěsů a převodníků číslo-frekvence, nebo převodníků napětí-frekvence, nebot jednotlivé veličiny na pravé straně vztahu (5) lze řídit číslicově, nebo napětově.This digital frequency synthesizer can be used wherever it is necessary to generate a wide range of frequencies, or to obtain a frequency that arises from the input frequency by multiplying by the real number. For simplicity, this digital frequency synthesizer can also be used in simple frequency multiplier applications, as well as phase locked elements and frequency-to-frequency converters or voltage-to-frequency converters, since the individual variables on the right side of relation (5) can be controlled numerically or voltage .

Claims

SUBJECT OF THE INVENTION

Digital frequency synthesizer, characterized in that it consists of an input circuit (1), the output of which is connected both to the reset input of the counter (2) counting up, and to the control input of the register (3), the register data inputs (3) and register outputs (3) are connected to the preset inputs of the counter (4) counting down, the output of the lower frequency generator (5) being connected to the clock input of the counter counting (2) up and the output of the generator (6) a higher frequency is applied to the clock input of the counter counting down and the output of the counting counter is brought both to the input for controlling the presetting of the counting counter and the frequency divider.