CS255487B1

CS255487B1 - Startup Register Circuit Connection

Info

Publication number: CS255487B1
Application number: CS861611A
Authority: CS
Inventors: Vladimir Bradac
Original assignee: Vladimir Bradac
Priority date: 1986-03-10
Filing date: 1986-03-10
Publication date: 1988-03-15
Also published as: CS161186A1

Abstract

Řešení se týká zapojení obvodu rozběhového registru, opatřeného číslicovou paměti, jejíž bitové výstupy, tvořící výstupní slovo této paměti, jsou současně výstupy rozběhového registru. Struktura výstupního slova se mění podle časové posloupnosti po krocích a podle předem vloženého programu. Děj této změny je rozčleněn zpětnými vazbami, přivádějícími signál z vybraného bitového výstupu na vstupní logický obvod rozběhového registru. Logických úrovni signálů na bitových výstupech paměti je využito k postupnému spínání elektrických zařízení připojených k rozběhovému registru.The solution concerns the connection of a start-up register circuit, provided with a digital memory, the bit outputs of which, forming the output word of this memory, are simultaneously the outputs of the start-up register. The structure of the output word changes according to the time sequence in steps and according to a pre-loaded program. The process of this change is divided by feedbacks, feeding a signal from the selected bit output to the input logic circuit of the start-up register. The logic levels of the signals on the bit outputs of the memory are used to sequentially switch electrical devices connected to the start-up register.

Description

Vynález se týká zapojení obvodu rozběhového registru opatřeného číslicovou pamětí, jejíž bitové výstupy, tvořící výstupní slovo, jsou současně výstupy rozběhového registru a logický stav těchto výstupů slouží ke spínání následně připojených elektrických zařízení. Obsah výstupního slova se mění po krocích dle předem vloženého programu a tento děj je řízen časovacím obvodem rozběhového registru, například astabilním klopným obvodem, a je podřízen externím signálům, přivedeným do logického obvodu rozběhového registru, které jej členi do dílčích posloupností.The invention relates to a circuit of a start-up register provided with a digital memory, whose bit outputs forming the output word are simultaneously outputs of the start-up register and the logical state of these outputs is used to switch the connected electrical devices. The content of the output word varies in steps according to a pre-loaded program and is controlled by the start register timing circuit, for example an astable flip-flop, and is subordinate to external signals applied to the start register logic circuit, which subdivides it into sub sequences.

U zařízení, jejichž výsledný účinek je dán součinností několika jednotek, je potřeba pro zdárný nájezd, odstavení anebo provoz celého zařízení zajistit dle pracovních požadavků časovou posloupnost spínání těchto dílčích jednotek. Tento požadavek bývá nejčastěji řeěen soustavami relé se zpožděným přitahem anebo odpadem, nebo klopnými obvody, vázanými zpoždovacími členy. Nevýhoda těchto zařízení spočívá v tom, že neumožňují snadnou změnu časových posloupností spínání v dílčích pracovních cyklech, přičemž v cyklu odstavení celého zařízení bývá toto většinou prováděno pouze v obráceném smyslu posloupnosti spouštěcí. Mimoto mají reléové soustavy značnou spotřebu, bývají poruchové a zaujímají značný prostor.For devices whose final effect is given by the cooperation of several units, it is necessary to ensure the time sequence of switching these sub-units for successful start-up, shutdown or operation of the whole device according to working requirements. This requirement is most often met by delayed or delayed relay systems, or by flip-flops, bound by delay elements. The disadvantage of these devices is that they do not allow easy switching of the switching sequences in partial working cycles, and in the whole plant shutdown cycle this is usually performed only in the reverse sense of the trigger sequence. In addition, relay systems consume a lot of power, are fault-free and take up considerable space.

Výše uvedené nedostatky jsou odstraněny zapojením podle vynálezu, jehož podstata spočívá v tom, že logický obvod na vstupu je opatřen zpětnovazebními vstupy o počtu jedna až y, které jsou jednotlivě připojeny na jim příslušné bitové výstupy paměti, přičemž počet jedna, až y zpětnovazebních vstupů logického obvodu je nejvýše roven počtu jedna až x bitových výstupů paměti.The above-mentioned drawbacks are eliminated by the circuit according to the invention, characterized in that the logic circuit at the input is provided with feedback inputs of one to y, which are individually connected to their respective bit outputs of the memory, the number of one to y feedback inputs of the logic. the circuit is at most equal to the number of one to x-bit memory outputs.

Řešením podle vynálezu se odstraní jednoúčelovost zařízení vytvářejících časové spínací posloupnosti a snadnou změnou programu paměti se docílí jejich univerzálnosti s možností snadného vytvoření různých variant časových spínacích posloupností v dílčích pracovních cyklech celého zařízení.The solution according to the invention eliminates the uniqueness of the time switching devices and by easily changing the memory program makes them versatile with the possibility of easily creating different variants of the time switching sequences in partial working cycles of the whole device.

Na připojeném výkrese je znázorněn příklad provedení obvodu rozběhového registru podle· vynálezu, na němž je vyznačeno obecné blokové schéma zapojeni.The attached drawing shows an exemplary embodiment of a start-up register circuit according to the invention, in which a general block diagram of the circuit is shown.

Obvod rozběhového registru podle vynálezu je opatřen vstupy A o počtu jedna až n, které jsou jednotlivě připojeny na jim příslušné vstupy 11 o počtu jedna až n vstupního logického obvodu JL, jehož první výstup 12 je připojen k blokovacímu vstupu 21 zdroje 2 časových impulsů, jehož výstup 22 je připojen na hodinový vstup 31 čítače 3^ jehož výstupy 32 o počtu jedna až m jsou jednotlivě připojeny na jim příslušné adresové vstupy 41 o počtu jedna až m paměti 4^, jejíž bitové výstupy 42 o počtu jedna až x jsou jednotlivě připojeny na jim příslušné výstupy B obvodu rozběhového registru a která je opatřena výběrovým vstupem 43, který je spolu s nulovacím vstupem 33 čítače 2 připojen na druhý výstup 14 vstupníhp logického obvodu ly který je opatřen zpětnovazebními vstupy 13 o počtu jedna až y, které jsou jednotlivě připojeny na jim příslušné bitové výstupy 42 paměti £, přičemž počet y zpětnovazebních vstupů 13 vstupního logického obvodu 2 je roven anebo menší počtu x bitových výstupfi 42 paměti 4..The start register circuit according to the invention is provided with inputs A of one to n which are individually connected to their respective inputs 11 of one of the input logic circuit J1, the first output 12 of which is connected to the blocking input 21 of the time pulse source 2. the output 22 is connected to the clock input 31 of the counter 3, whose outputs 32 of one to m are individually connected to their respective address inputs 41 of one to m of the memory 4, whose bit outputs 42 of one to x are individually connected to their respective outputs B of the start-up register circuit and which is provided with a selective input 43 which, together with the reset input 33 of the counter 2, is connected to the second output 14 of the input logic circuit l1 which is provided with feedback inputs 13 of one to y. the respective bit outputs 42 of the memory 8, the number y of the feedback input 13 of the input logic circuit 2 is equal to or less the number of x bit outputs 42 of memory 4.

Princip činnosti obvodu rozběhového registru v zapojení podle vynálezu je následující.The operating principle of the start-up register circuit in the circuit according to the invention is as follows.

V klidovém stavu je signálem z prvního výstupu 12 logického obvodu JI zablokován zdroj časových impulsů a signálem z druhého výstupu 14 logického obvodu 1. jsou uvedeny do výchozího stavu čítač 2. jemuž je tento signál přiveden na jeho nulovací vstup 22, a pamět 4, jíž je tento signál přiveden z druhého výstupu 14 logického obvodu 1. na výběrový vstup 43.In the idle state, the signal from the first output 12 of the logic circuit 11 is blocked from the source of time pulses and the signal from the second output 14 of the logic circuit 1 sets the counter 2 to its reset to its reset input 22 and the memory 4. this signal is applied from the second output 14 of the logic circuit 1 to the selection input 43.

Prvnímu až n-tému vstupu A rozběhového registru je jednoznačně určeno přivedení signálů, pro příslušný dílčí pracovní cyklus, například pro cyklus spouštěcí-START, nebo vypínací-STOP.The first to nth input of the start-up register is unambiguously determined for the application of the signals, for the respective partial duty cycle, for example for the start-START or the stop-STOP cycle.

V okamžiku, kdy na vybraný vstup A určený například pro start se objeví startovací signál, změní se logický stav prvního výstupu 12 logického obvodu 2 ^a signál odpovídající této změně je z něj veden na blokovací vstup 21 zdroje 2 časových impulsů, který se odblokuje a pa jeho výstupu 22 se objeví impulsní signál, který je veden na hodinový vstup 31 čítače 3_, který je současně odblokován signálem, přivedeným na jeho nulovací vstup 33 z druhého výstupu 14 logického obvodu JI, na němž došlo v okamžiku startu ke zmíněné změně logického stavu. Na prvním až m-tém výstupu 32 čítače 3^ dochází po krocích ve slédu přiváděných impulsů k postupné změně logických stavů, a signály, odpovídající těmto změnám, jsou z výstupů 32 čítače 2 vedeny na jim odpovídající první až m-tý adresový vstup 41 paměti £, která je rovněž v okmažikú startu odblokována signálem přivedeným z druhého výstupu 14 logického obvodu 1 na její výběrový vstup 43 a na jejím prvním až x-tém bitovém výstupu 42 se ve sledu krokové změny na jejich adresových vstupech 41 a dle předem vloženého programu mění logický stav.When a start signal appears on the selected input A, for example for start, the logic state of the first output 12 of logic circuit 2 changes ^{and the} signal corresponding to this change is routed therefrom to the blocking input 21 of the timing pulse source 2. In its output 22, a pulse signal appears, which is applied to the clock input 31 of the counter 3, which is simultaneously unlocked by a signal applied to its reset input 33 from the second output 14 of the logic circuit 11 at which the change of logical state occurred. On the first to the mth output 32 of the counter 3, the logic states gradually change in steps of the pulse input, and the signals corresponding to these changes are routed from the outputs 32 of the counter 2 to their corresponding first to mth address input 41 of the memory. Which is also unlocked at the moment of start by the signal supplied from the second output 14 of the logic circuit 1 to its selection input 43 and at its first to x-th bit output 42, in sequence of step changes on their address inputs 41 and logical state.

Signály, odpovídající této změně logických stavů jsou vedeny na jim příslušhý první až x-tý výstup B rozběhového registru, kde je jich využito ke spínání k těmto výstupům B připojených elektrických zařízení. Tento děj v tomto cyklu-START probíhá až do doby, kdy na vybraném bitovém výstupu 42 paměti £ dojde ke změně logického stavu. Signál odpovídající změně logického stavu je z tohoto výstupu 42 paměti 4_ veden na vybraný zpětnovazební vstup 13 logického obvodu JI, na jehož prvním výstupu 12 dojde v důsledku toho ke změně logické úrovně^ signálu, který je veden na blokovací vstup 21 zdroje 2 časových impulsů, který se zablokuje a na jeho výstupu 22 se od tohoto okamžiku již další impulsy neobjevuji, nejsou . tedy ani přiváděny na hodinový vstup 31 čítače 3, na jehož prvním až m-tém výstupu 32 zůstane od tohoto okamžiku logický stav, z posledního kroku.The signals corresponding to this change of logic states are applied to their respective first to xth output of the start-up register, where they are used to switch to these outputs B of the connected electrical devices. This happens in this START cycle until the logical state changes on the selected bit output 42 of the memory. The signal corresponding to the change of logic state is transmitted from this output 42 of memory 4 to the selected feedback input 13 of the logic circuit 11, on whose first output 12 the logic level of the signal is consequently changed to the blocking input 21 of the time pulse source 2. which is blocked and no further impulses appear at its output 22 from this point on. that is, not even supplied to the clock input 31 of the counter 3, at whose first to mth output 32 the logical state remains from that moment, from the last step.

..... Signály z výstupů 32 čítače jsou nadále beze změny logických úrovní vedeny na adresové vs.tupy 41 paměti 4_, na jejíž bitových výstupech 42 setrvá v důsledku neměnného stavu na adresových vstupech 41 nezměněný logický stav. V důsledku toho zůstane nezměněn logický stav na výstupech B rozběhového registru.The signals from the counter outputs 32 continue to be transmitted without changing the logical levels to the address verses 41 of the memory 4, on whose bit outputs 42 the logical state remains unchanged due to the invariant state. As a result, the logical state on the B-output registers remains unchanged.

K dalěímu dílčímu pracovnímu cyklu dojde v okamžiku, kdy na vybraném vstupu A, určeném například pro STOP, se objeví signál. Tento je přiveden na jemu příslušný vstup 11 logického obvodu _1, na jehož výstupu 12 dojde ke změně logické úrovně signálu, tento je veden na blokovací vstup 21 zdroje 2 časových impulsů a dílčí pracovní cyklus STOP pokračuje způsobem, jako dříve popsaný dílčí pracovní cyklus START. V případě, že se jedná o poslední dílčí pracovní cyklus, dojde při jeho skončení ke změně logického stavu na vybraném bitovém výstupu 42 paměti _4, z kterého je signál odpovídající této změně veden na příslušný zpětnovazební vstup 13 logického obvodu _1, což vyvolá změnu logického stavu na jeho druhém výstupu 14, z kterého je signál odpovídající této změně veden na nulovací vstup 33 čítače 3, který se vynuluje, a na výběrový vstup 43 paměti 4, která se nastaví do výchozího stavu.The next partial duty cycle occurs when a signal appears on the selected input A, for example for STOP. This is connected to the corresponding input 11 of the logic circuit 1, at the output 12 of which the logic level of the signal is changed, this is led to the blocking input 21 of the time pulse source 2 and the STOP duty cycle continues as previously described START duty cycle. In the case of the last partial duty cycle, the logic state at the selected bit output 42 of the memory 4 is changed at the end of the cycle, from which the signal corresponding to this change is routed to the respective feedback input 13 of the logic circuit 1. at its second output 14, from which the signal corresponding to this change is routed to the reset input 33 of the counter 3 to be reset, and to the select input 43 of the memory 4, which is reset to its initial state.

Claims

Connection of a start-up circuit, provided with an input logic circuit whose inputs from one to n form the start-up circuit inputs, the first output of the logic circuit being connected to the input of a time pulse source whose output is connected to the clock input of a counter to m are individually connected to their respective memory address inputs, whose bit outputs of one to x are individually connected to their respective outputs of the start register circuit, and whose selection input is coupled together with the counter reset input to the second output of the logic circuit, The logic circuit (1) is provided with feedback inputs (13) which are individually connected to their respective bit outputs (42) of the memory (4), the number of feedback inputs (13) of the logic circuit (1) being at most equal to the number of bit outputs (42) memory (4).