CS252083B1 - Zapojení mlkroprogramovatelného kódově řízeného časového řadiče - Google Patents
Zapojení mlkroprogramovatelného kódově řízeného časového řadiče Download PDFInfo
- Publication number
- CS252083B1 CS252083B1 CS858422A CS842285A CS252083B1 CS 252083 B1 CS252083 B1 CS 252083B1 CS 858422 A CS858422 A CS 858422A CS 842285 A CS842285 A CS 842285A CS 252083 B1 CS252083 B1 CS 252083B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- control
- input
- spab
- code
- address block
- Prior art date
Links
Landscapes
- Programmable Controllers (AREA)
Abstract
Řešení se týká zapojení pro definované přerušení generace posloupnosti mikroprogramovatelného kodově řízeného časového řadiče bitové orientované řezové stavebnice. Poskytuje možnost rychlého a přitom několikanásobného přerušení mlkrolnstrukčního řetězce. Podstata spočívá v tom, že k mlkroprogrpmovému řadiči, připojenému k řídicí pamětové matloi a k periferním zařízením, Je připojen synchronizovaný prioritní adresní blok. Zapojení lze využít ve výpočetní teohnloe pro spojení základních zařízení s periferními Jednotkami, například k řízení flexibilních disků a rychlých přenosů dat.
Description
Vynález se týká zapojení pro definované přerušení generace časové posloupnosti mikroprogramovatelného kódové řízeného časového řadiče bitové orientované řezové stavebnice.
Při konstrukci mikropro gramovatelných řadičů pro logické struktury s využitím prvků bitové orientované řezové stavebnice je potřeba dbát, aby mikroinstrukční časový řetézec činnosti tohoto řadiče bylo možno v libovolném časovém okamžiku přerušit a nastavit definovaný začátek jiného mikroinstrukčního řetězce na základě vnějšího příkazu.
Dosavadní zapojení k tomuto účelu sloužící používají vnějších příkazů s přerušením několika vektorů. Přitom přerušení je pouze jedno společné pro všechny vektory a po něm teprve následuje přerušovací časový mikroinstrukční řetězec provádějící analýzu přerušovacího vektoru. Po ní pak následuje větvení mikroinstrukčního časového řetězce.
Nevýhodou těchto zapojení je, že doba zpracování příkazu přerušení je poměrně dlouhá, která je dána dobou vykonání úvodrtí rozhodovat^ části časového mikroinstrukčního řetězce. V některých případech je toto řešení z Časových důvodů nemožné a je nutno tento stav řešit zvýšením složitosti konstrukčního uspořádání řídiól jednotky.
Uvedené nevýhody v podstatě odstraňuje zapojení mikroprogramovatelného kódově řízeného časového řadiče podle tohoto vynálezu, jehož podstata spočívá v tom, že ke vstupu synchronizačních hodin mikroprogramového řadiče je připojen první vstup synchronizačních hodin synchronizovaného prioritního adresního bloku, zatímco druhý vstup synchronizovaného prioritního adresního bloku pro zpětnovazební řídící kód je připojen na třetí výstup řídící paměíové matice typu ROM, kdežto skupina vstupů synchronizovaného
- 2 prioritního adresního bloku je připojena na výstupy prioritních přerušení periferních zařízení, přičemž pátý vstup mikroprogramového řadiče pro řízení závory základní adresy řídící matice je připojen na první výstup synchronizovaného prioritního adresního bloku pro řízení závory základní adresy řídící matice a druhý výstup synchronizovaného prioritního adresního bloku pro doplňkové adresy je připojen na druhý vstup řídící paměťové matice typu ROM.
Výhoda tohoto zapojení spočívá zejména v tom, že mikr.oprogramovatelné řadiče poskytují možnost rychlého několikanásobného přerušení mikroinstrukčního řetězce. To znamená, že je zvláště výhodné pro použití při obsluze rychlých periferních zařízení v reálném čase. Svým provedením je zapojení jednoduchého uspořádání s nízkými ekonomickými náklady na jeho výrobu se zvýšenou provozní spolehlivostí a tím menšími nároky na servisní zabezpečení.
Zapojení mikroprogramovatelného kódově řízeního časového řadiče je vyobrazeno na přiloženém výkresu v blokovém schématu·
První vstup 1 mikroprogramového řadiče MPŘ pro zpětnovazební řídící kód ZŘK je připojen na první výstup 021 řídící paměťové matice ŘPM typu ROM. Druhý vstup 2 pro řídící kód ŘK mikroprogramového řadiče MPŘ je připojen na výstup neznázorněného periferního zařízení. Třetí vstup 3 mikroprogramového řadiče MPŘ pro řídící podmínku ŘP je připojen na výstup neznázorněného periferního zařízení. Čtvrtý vstup 4 mikroprogramového řadiče MPŘ pro synchronizační hodiny SH je připojen na první vstup 11 synchronizačních hodin synchronizovaného prioritního adresního bloku SPAB a dále n$ syc»hronizačnl hodinový výstup neznázorněného periferního zařízení. Pátý vstup 5 mikroprogramového řadiče MPŘ pro řízeni závory ŘZ základní adresy řídící matice je připojen na první výstup 011 synchronizovaného prioritního adresního bloku SPAB. Druhý vstup 12 synchronizovaného prioritního adresního bloku SPAB pro zpětnovazební řídicí kód ZPŘK je připojen na třetí výstup 023 řídící paměťové matice ŘPM typu ROM. Skupina vstupů 13 synchronizovaného prioritního adresního bloku SPAB pro prioritní přerušení je připojena na výstupy prioritních přerušení neznázorněných periferníoh zařízení. Výstup 01 mikroprogramového řadiče MPŘ pro základní adresy řídící matice ZA je připojen na první vstup 111 řídicí paměťové matice ŘPM typu ROM. Druhý výstup 012 synchronizovaného prioritního adresniho bloku SPAB pro doplňkové adresy DA je připojen na druhý vstup 112 řídící paměťové matice ŘPM typu ROM. Druhý vstup 022 řídící paměťové matice ŘPM typu ROM pro kódové posloupnosti je připojen na kódový řídící vstup neznázorněného řídícího zařízení.
Řídícím kódem přicházejícím z neznázorněného periferního zařízení na druhý vstup 2 mikroprogramového řadiče MPŘ a zpětnovazebním řídícím kódem přicházejícího z prvního výstupu 021 na první vstup 1_ mikroprogramového řadiče MPŘ se generují základní adresy pro řídící paměťovou matici ŘPM typu ROMi Základní adresy přicházejí z výstupu 01 mikroprogramového řadiče MPŘ na první vstup 111 řídící paměťové matice ŘPM typu ROM. Přitom synchronizovaný prioritní adresní blok SPAB generuje zpětnovazebně prostřednictvím svého druhého vstupu 12 a třetího výstupu 023 řídící paměťové matice ŘPM typu ROM doplňkovou adresu základních mikroinstrukčních polí. Jakmile dojde k aktivaci některého ze skupiny vstupů 13 prioritního přerušení do synchronizovaného prioritního adresního bloku SPAB je vyslán z jeho výstupu 012 patřičný signál na druhý vstup 112 řídící paměťové matice ŘPM typu ROM. Tím dojde k pohybu v přerušovaném mikroinstrukčním poli, a tím i k příjmu signálu tohoto aktivovaného vstupu 13 prioritního přerušeni.
Vynálezu lze využít ve výpočetní technice pro spojení základ nich zařízení s periferními jednotkami, například k řízení flexibilních disků a rychlých přenosů dat.
Claims (1)
- PŘEDMĚT VYNÁLEZUZapojení mikroprogramovatelného kódového řízení časového řadiče, obsahující mikroprogramový řadič zpětnovazebně připojený jednak k řídicí pamětové matici a k periferním zařízením s výstupy pro řídící kód, řídící podmínku a synchronizační hodiny, jednak k řídicí pamětové matici, která je připojena výstupem kódové posloupnosti na kódový řídicí vstup řídicího zařízení, vyznačené tím, že ke vstupu (4) synchronizačních hodin mikroprogramového řadiče (Mpň) je připojen první vstup (11) synchronizačních Hodin synchronizovaného prioritního adresního bloku (SPAB), zatímco druhý vstup (12) synchronizovaného prioritního adresního bloku (SPAB) pro zpětnovazební řídicí kód je připojen na třetí výstup (023) řídicí pamětové matice (ŘPM) typu ROM, kdežto skupina vstupů (13) synchronizovaného prioritního adresního bloku (SPAB) je připojena na výstupy prioritních přerušení .periferních zařízení, přičemž pátý vstup (5) mikroprogramového řadiče (MPŘ) pro řízení závory základní adresy řídicí matice je připojen na první výstup (011) synchronizovaného prioritního adresního bloku (SPAB) pro řízení závory základní adresy řídicí matice a druhý výstup (012) synchronizovaného prioritního adresního bloku (SPAB) pro doplňkové adresy je připojen na druhý vstup (112) řídicí pamělové matice (ŘPM) typu ROM.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS858422A CS252083B1 (cs) | 1985-11-22 | 1985-11-22 | Zapojení mlkroprogramovatelného kódově řízeného časového řadiče |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS858422A CS252083B1 (cs) | 1985-11-22 | 1985-11-22 | Zapojení mlkroprogramovatelného kódově řízeného časového řadiče |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS842285A1 CS842285A1 (en) | 1986-12-18 |
| CS252083B1 true CS252083B1 (cs) | 1987-08-13 |
Family
ID=5434752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS858422A CS252083B1 (cs) | 1985-11-22 | 1985-11-22 | Zapojení mlkroprogramovatelného kódově řízeného časového řadiče |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS252083B1 (cs) |
-
1985
- 1985-11-22 CS CS858422A patent/CS252083B1/cs unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS842285A1 (en) | 1986-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4438492A (en) | Interruptable microprogram controller for microcomputer systems | |
| KR0147063B1 (ko) | 저전력 모드를 갖는 디지탈 전산 시스템 | |
| US4716526A (en) | Multiprocessor system | |
| US4747041A (en) | Automatic power control system which automatically activates and deactivates power to selected peripheral devices based upon system requirement | |
| US4237534A (en) | Bus arbiter | |
| US5115235A (en) | Flexible module interconnect system | |
| US5551012A (en) | Single socket upgradeable computer motherboard with automatic detection and socket reconfiguration for inserted CPU chip | |
| KR970012203A (ko) | 트레이스 함수와 그에 따른 방법을 실행하기 위한 데이타 처리 시스템 | |
| US4390966A (en) | Sequence controller | |
| US6587914B2 (en) | Non-volatile memory capable of autonomously executing a program | |
| US4167781A (en) | Microprocessor system having a single central processing unit shared by a plurality of subsystems each having a memory | |
| WO1985005708A1 (fr) | Circuit integre de commande | |
| CS252083B1 (cs) | Zapojení mlkroprogramovatelného kódově řízeného časového řadiče | |
| US4398247A (en) | Control device for directing execution of forced operations in a data processing system | |
| EP0048848A2 (en) | Device controlled by programmed modular controller means with selfchecking | |
| KR100206680B1 (ko) | 내부 및 외부 메모리 상황을 모니터하기 위한 겸용 터미널을 갖춘 데이타 프로세서 | |
| JPH0157802B2 (cs) | ||
| KR940001592B1 (ko) | Ibm pc와 8097bh 마이크로 프로세서의 병렬데이타 통신 및 리세트방법 | |
| EP0289779A2 (en) | Process for initially identifying and updating the identification of the modules of a high-available computer system | |
| KR930005748Y1 (ko) | 데이지체인 방식의 인터럽트 제어회로 | |
| KR920003479Y1 (ko) | 퍼스널 컴퓨터의 그래픽 카드의 데이타 전송회로 | |
| JPH0235342B2 (ja) | Warikomiseigyokairo | |
| Gibson | Microprogramming and microprocessors: investigation of development systems | |
| JPS59208666A (ja) | マルチプロセツサシステム | |
| JPS6379162A (ja) | コプロセツサデ−タ転送制御方式 |