CS245973B1

CS245973B1 - Wiring for decoder correction of characters

Info

Publication number: CS245973B1
Application number: CS851058A
Authority: CS
Inventors: Vitezslav Blazek
Original assignee: Vitezslav Blazek
Priority date: 1985-02-14
Filing date: 1985-02-14
Publication date: 1986-10-16
Also published as: CS105885A1

Abstract

Zapojením podle řešení jsou odtraněny chybné znaky na výstupu dekodéru MCMI/ HDB 3/AMI při výpadku signálu na jeho vstupu. Zapojení sestává ze dvou registrů, dvou hradel a čítače.The circuit according to the solution eliminates erroneous characters at the output of the MCMI/HDB 3/AMI decoder when the signal at its input fails. The circuit consists of two registers, two gates and a counter.

Description

Vynález se týká zapojení pro korekci znaků na výstupu dekodéru z kódů GMI, MCMI do dalších kódů, například AMI, HDB 3 a podobně, při výpadku signálu na jeho vstupu.The invention relates to circuitry for correcting characters at the output of a decoder from GMI, MCMI codes to other codes, for example AMI, HDB 3 and the like, in the event of a signal loss at its input.

V dosavadních zapojeních kódování v kódu MCMI (GMI) umožňuje přenos signálu se třemi stavy systémem pracujícím pouze ve dvou stavech (např. AM s velkou hloubkou modulace, přerušování světelného svazku ve světlovodném kabelu spod·)· Každý ze tří stavů má přiřazenou kombinaci obou stavů v dvoustavovém systému a naopak. Charakteristickým znakém průběhu signálu v kódu MCMI vytvořeného z kódu HDB 3 (AMI) je střídání obou stavů s maximální dobou trvání jednoho nebo druhého stavu 1, 5 násobkem periody jmenovité rychlosti přenosu. Součástí dekodéru MCMI/HDB 3 je taktovací obvod, který zajistí správné vyhodnocení kombinací obou stavů, a tím i převedení do třístavového průběhu signálu. Pokud dojde na vstupu dekodéru k degradaci signálu MCMI, takže zůstane trvale v Jednom z obou vstupních stavů, je na výstupu dekodéru po dobu trvání taktovacího signálu sled znaků, odpovídající jednomu ze tří stavů, což prakticky znamená sled impulsů o stejné polaritě.In previous MCMI (GMI) coding connections, the three-state signal transmission allows a system operating in only two states (eg AM with high modulation depth, light beam interruption in the fiber optic cable from below) · Each of the three states is assigned a combination of both states in a two-state system and vice versa. A characteristic feature of the MCMI code waveform generated from the HDB 3 (AMI) code is the alternation of both states with a maximum duration of either state of 1.5 times the nominal transfer rate period. The MCMI / HDB 3 decoder incorporates a clock circuit to ensure proper evaluation of the combination of both states, thus converting into a three-state waveform. If the MCMI signal degrades at the input of the decoder so that it remains permanently in one of the two input states, a sequence of characters corresponding to one of the three states is practically output for the duration of the clock signal, virtually meaning a pulse sequence of equal polarity.

Při pravidelném opakování těchto výpadků (např. použitím kmitočtové dálkové kontroly) vzniká na připojeném kabelovém vedení stejnosměrná složka. Průběh signálu na výstupu dekodéru zároveň neodpovídá typu přenášeného původníhc^códu HDB 3 nebo AMI. V případě malé odolnosti taktovacíeh obvodů kodéruGMI (MCMI) na nuly v přenášeném signálu, může dojít na výstupu dekodéru CMI (MCMI) ke zkreslení povelového signálu při použití systému dálkové kontroly.If these failures occur regularly (eg using frequency remote control), a DC component is generated on the connected cable line. At the same time, the waveform of the decoder output does not match the type of transmitted original HDB 3 or AMI coding. If the GMI encoder clock circuits (MCMI) have low resistance to zero in the transmitted signal, the CMI decoder (MCMI) output may distort the command signal using the remote control system.

- 2 245 973- 2 245 973

Uvedené nedostatky odstraňuje zapojení podle vynálezu·The above-mentioned drawbacks are eliminated by the circuit according to the invention.

Předmětem vynálezu je zapojení pro korekci znaků ny výstupu dekodéru z kódů CMI, MCMI do dalších kódů například AMI,The subject of the invention is a circuit for correcting the characters n of the decoder output from CMI, MCMI codes to other codes such as AMI,

HDB 3 a podobně, vyznačené tím, že na první výstup dekodéru je připojen datový vstup prvního registru, jehož hodinový vstup je spojen s hodinovým vstupem druhého registru a současně s druhým druhého logického hradla a se třetím vstupem pro taktovací signál, přičemž na druhý výstup dekodéru je připojen datový vstup druhého registru, jehož nulovací vstup je spojen s nulovacím vstupem prvního registru a současně s prvním vstupem druhého logického hradla a s výstupem prvního logického hradla, jehož vstup je spojen s výstupem čítače, na jehož první vstup je připojen výstup druhého logického hradla, zatímco na nulovací vstup čítače je připojen výstup obvodů synchronizačních impulsůHDB 3 or the like, characterized in that a first input of the first register is connected to a first output of the decoder, the clock input of which is connected to the clock input of the second register and the second second logic gate and the third input for the clock signal; a data input of a second register is connected, the reset input of which is connected to the reset input of the first register and simultaneously to the first input of the second logical gate and the output of the first logical gate, the input of which is connected to the counter output; while the counter reset input is connected to the output of the sync pulse circuits

Vyšší účinek zapojení podle vynálezu proti dosud známým zapojením je spatřován v zajištění přenosu správně kódovaných znaků, zatímco chybné znaky způáobené výpadkem signálu na vstupu dekodéru MCMI nebo CMI jsou potlačeny·A higher effect of the wiring according to the invention over known wiring is seen to ensure the transmission of correctly coded characters, while erroneous characters caused by a signal loss at the input of the MCMI or CMI decoder are suppressed.

Zapojení podle vynálezu bude dále popsáno se zřetelem k připojenému schéma.The circuit according to the invention will be described below with reference to the attached diagram.

K datovému vstupu D prvního registru R^ je připojen první výstup χ dekodéru. Hodinové vstupy C obou registrů Rj, Rg jsou propojeny a připojeny na druhý vstup druhého logického hradla Dg a třetí vstup 2 pro taktovací signál. Nulovací vstupy R obou registrů Rp Rgjsou rovněž propojeny a zároveň připojeny k výstupu prvního logického hradla D^ a k prvnímu vstupu druhého logického hradla Dg, jehož výstup je spojen s prvním vstupem A . čítače CT.The first output χ of the decoder is connected to the data input D of the first register R1. The clock inputs C of both registers Rj, Rg are connected and connected to the second input of the second logic gate Dg and the third input 2 for the clock signal. The reset inputs R of both registers Rp Rg are also connected and connected to the output of the first logical gate Dg and to the first input of the second logic gate Dg, the output of which is connected to the first input A. CT counters.

Vstup prvního logického hradla D^je spojen s výstupem g čítače CT, na jehož druhý vstup R je připojen obvod synchronizačních impulsů.The input of the first logic gate D1 is connected to the output g of the counter CT, to which the second input R is connected a synchronization pulse circuit.

Výstup dekodéru je aktivován pro jeden ze tří stavů a výz stup 2 je aktivován pro druhý ze tří stavů. Třetí stav odpovídá případu, kdy není aktivován ani jeden výstup dekodéru· Na výstupech registrů jsou k disposici příslušné stavy odpovídající stavům kódu HDB 3 (log H = znak, log L » mezera)· Vstup nulování registrů je ovládán výstupem čítače CT. Registry a čítač jsouThe decoder output is activated for one of the three states and Output 2 is activated for the other of the three states. The third state corresponds to the case when neither output of the decoder is activated. · The register outputs have corresponding states corresponding to HDB code 3 states (log H = character, log L »space). · The register reset input is controlled by the CT counter output. The registers and the counter are

- 3 245 973 posouvány taktovacím signálem. Pokud na vstup dekodéru přicházejí správné kombinace impulsů odpovídající kódu HLB 3, jsou od jedné nebo druhé hrany vstupního signálu odvozeny synchronizačními impul sy, které jsou přivedeny na vstup nulování čítače CT. Registry jsou proto uvolněny a dekódovaný signál jimi prochází. Pokud dojde k výpadku signálu na vstupu dekodéru, neobjeví se synchronizační impulsy a čítač CT dosáhne zvoleného stavu na výstupu.- 3 245 973 shifted by the clock signal. If the correct combination of pulses corresponding to the HLB code 3 arrives at the input of the decoder, they are derived from one or the other edge of the input signal by synchronizing pulses which are applied to the CT counter zeroing input. The registers are therefore released and the decoded signal passes through them. If the signal at the decoder input fails, the sync pulses do not appear and the CT counter reaches the selected output state.

Tím přes hradlo Dj dojde k trvalému vynulování obsahu registr^ a tím i nastavení výstupu do stavu nula (mezera). Zároveň dojde přes druhé hradlo Dg ^k zablokování posouvacích impulsů čítače CT. Jakmile se nyní objeví první synchronizační impuls, dojde k vynulování čítaěe CT a normální činnosti obvodu.This will permanently reset the contents of the registers via the gate Dj and thus set the output to zero (space). It also occurs through the second gate Dg ^blocking displacement pulse counter CT. Now, when the first synchronization pulse appears, the CT counter and normal circuit operation are reset.

Claims

A circuit for correcting characters at the output of a decoder from CM1, MCMI codes to other codes, for example AMI, HDB 3 and the like, characterized in that the first output (1) of the decoder is connected with data input (D) of the first register (Rj). input (C) is connected to the clock input of the second register (Rg) and simultaneously to the second input of the second logic gate (Dg) and to the third input (3) for the clock signal, the data input (D) being connected to the second output (2) ) of the second register (Rg), whose reset input (R) is connected to the reset input (R) of the first register (Rj) and simultaneously with the first input of the second logical gate (Dg) and the output of the first logical gate (Dp (Q) a counter (GT) to whose first input (A) the output of the second logic gate (Dg) is connected, while to the reset input (R) of the counter (CT) the output (4) of the synchronization pulse circuit is connected.