CS245386B1

CS245386B1 - Timer wiring

Info

Publication number: CS245386B1
Application number: CS842628A
Authority: CS
Inventors: Jiri Stefl
Original assignee: Jiri Stefl
Priority date: 1984-04-05
Filing date: 1984-04-05
Publication date: 1986-09-18
Also published as: CS262884A1

Abstract

Cílem řešení je vytvořit jednoduché, funkčně spolehlivé a snadno realizovatelné zapojení časovače. Uvedeného cíle se dosáhne zapojením se dvěma synchronními vratnými čítači (4, 6) s řídicím obvodem (7), s obvodem (1) spouštěné časové základny, s přepínacím obvodem (2), s řídicím bistabilním klopným obvodem (3), s obvodem (5) přednastavení a se součtovým obvodem (8). Řešení lze použít v číslicových zařízeních výpočetní a automatizační, případně měřicí techniky.The aim of the solution is to create a simple, functionally reliable and easy-to-implement timer circuit. The stated goal is achieved by connecting two synchronous round-trip counters (4, 6) with a control circuit (7), with a triggered time base circuit (1), with a switching circuit (2), with a control bistable flip-flop circuit (3), with a preset circuit (5) and with a sum circuit (8). The solution can be used in digital devices of computing and automation, or measurement technology.

Description

Vynález se týká zapojení časovače pro generování předvolitelných časových intervalů v zařízeních výpočetní a automatizační techniky.The invention relates to a timer circuit for generating preset time intervals in computer and automation equipment.

V zařízeních výpočetní techniky a automatizační techniky se často požaduje zapojení, v němž je možná pomocí vhodného údaje předvolit periodu, s níž jsou generovány výstupní impulsy. Dosud používaná zapojení pracují bud na principu porovnávání obsahu čítače, inkrementovaného neustále v rytmu hodinových impulsů, s obsahem předvolitelné paměti požadovaného intervalu pomocí komparačních obvodů, nebo na principu opakovaného nastavení předvolitelného čítače pro čítání vzad a paměti intervalu při každém nulovém stavu čítače. Nevýhodou těchto zapojení je potřeba zvláštní paměti pro předvolbu požadovaného intervalu a u principu s komparačními obvody jejich značný rozsah, zvláště při vicemístném vyjádřeni požadovaného intervalu.In computer and automation equipment, wiring is often required in which it is possible to preselect the period with which the output pulses are generated by means of a suitable data. The circuits used so far work either on the basis of comparing the counter content, incremented continuously in the rhythm of the clock pulses, with the contents of the preselectable memory of the desired interval by means of comparative circuits, or on the principle of recalibrating the preset counter for counting The disadvantage of these circuits is the need for extra memory for preselection of the desired interval and in principle with comparative circuits their considerable extent, especially when expressing the desired interval in multiple positions.

Uvedené nevýhody odstraňuje zapojení časovače podle vynálezu, jehož podstatou je, že výstup obvodu spouštěné časové základny je připojen na hodinový vstup přepínacího obvodu, první výstup přepínacího obvodu je připojen na vstup čítání vzad prvního synchronního vratného čítače a na vstup čítání vpřed druhého synchronního vratného čítače, druhý výstup přepínacího obvodu je připojen na vstup čítání vpřed prvního synchronního vratného čítače a na vstup čítání vzad druhého synchronního vratného čítače, výstup řídicího bistabilního klopného obvodu je připojen na řídicí vstup přepínacího obvodu, výstup přenosů dolů prvního synchronního vratného čítače je připojen na první vstup součtového obvodu, kdežto výstup přenosu dolů druhého synchronního vratného čítače je připojen na druhý vstup součtového obvodu, jehož výstup je připojen na hodinový vstup řídicího bistabilniho klopného obvodu a tvoří současně výstup zapojení časovače, skupina výstupů obvodu přednastaveni je připojena na skupinu vstupů předvolby druhého synchronního vratného čítače, nastavovací výstup řídicího obvodu je připojen na vstup obvodu spouštěné časové základny, na vstup nastavení předvolby druhého synchronního vratného čítače a na nastavovací vstup řídicího bistabilniho klopného obvodu, řídicí výstup předvolby řídicího obvodu je připojen na vstup nastavení předvolby prvního synchronního vratného čítače, skupina vstupů předvolby prvního synchronního vratného čítače tvoří současně skupinu datových vstupů zapojení, skupina vstupů a výstupů řídicího obvodu tvoří současně skupinu vstupů a výstupů zapojení.These disadvantages are overcome by the timing circuit of the present invention, wherein the output of the triggered time base circuit is connected to the clock input of the switching circuit, the first output of the switching circuit is connected to the count input of the first synchronous return counter and the forward count input of the second synchronous return counter. the second switching circuit output is connected to the counting input of the first synchronous return counter and to the counting input of the second synchronous return counter, the output of the control bistable flip-flop is connected to the control input of the switching circuit; the output of the downstream transmission of the second synchronous return counter is connected to the second input of the summation circuit, the output of which is connected to the clock input of the control bistable circuit the output circuit of the preset circuit is connected to the group of preset inputs of the second synchronous return counter, the control output setting output is connected to the input of the triggered time base circuit, to the preset setting input of the second synchronous return counter and to the control input setting input bistable flip-flop, control circuit preset control output is connected to the first synchronous reset counter preset input, the first synchronous return counter preset input group is simultaneously a wiring data input group, the control circuit input and output group is a wiring input and output group.

Další řídicí výstupy předvolby řídicího obvodu jsou připojeny na další vstupy nastavení předvolby prvního synchronního vratného čítače.The other control circuit preset control outputs are connected to the other first synchronous reset counter preset inputs.

Výhodou zapojení časovače podle vynálezu je jeho jednoduchost, funkční spolehlivost a snadná realizovatelnost z běžných integrovaných obvodů.The advantage of the timer according to the invention is its simplicity, functional reliability and easy implementation from common integrated circuits.

Příklad zapojení časovače podle vynálezu je znázorněn schematicky na připojeném výkrese.An example of a timer connection according to the invention is shown schematically in the attached drawing.

Výstup 011 obvodu j. spouštěné časové základny je připojen na hodinový vstup 21 přepínacího obvodu 2· První výstup 021 přepínacího obvodu 2 je připojen na vstup 41 čítání vzad prvního synchronního vratného čítače i a na vstup 62 čítáni vpřed druhého synchronního vratného čítače 6. Druhý výstup 022 přepínacího obvodu 2 je připojen na vstup 42 čítání vpřed prvního synchronního vratného čítače £ a na vstup 61 čítání vzad druhého synchronního vratného čítače 6. Výstup 031 řídicího bistabilniho klopného obvodu 2 je připojen na řídicí vstup 22 přepínacího obvodu 2. Výstup 041 přenosu dolů prvního synchronního vratného čítače 2 je připojen na prvni vstup 81 součtového obvodu í!, kdežto výstup 061 přenosu dolů druhého synchronního vratného čítače 2 je připojen na druhý vstup 82 součtového obvodu 2/ jehož výstup 081 je připojen na hodinový vstup 31 řídicího bistabilniho klopného obvodu 2 ^a tvoří současně výstup 091 zapojeni časovače pro připojení na neznázorněné zařízení výpočetní techniky. Skupina výstupů 051 obvodu 2 přednastavení je připojena na skupinu vstupů 63 předvolby druhého synchronního vratného čítače 6. Nastavovací výstup 071 řídicího obvodu 2 je připojen na vstup 11 obvodu 2 spouštěné časové základny, na vstup 64 nastavení předvolby druhého synchronního vratného čítače 6 a na nas.t^avovací vstup 32 řídicího bistabilniho klopného obvodu 2·The output 011 of the triggered time base circuit 1 is connected to the clock input 21 of the switching circuit 2. The first output 021 of the switching circuit 2 is connected to the counting input 41 of the backward synchronous return counter i and to the counting input 62 of the second synchronous return counter 6. the switching circuit 2 is connected to the counting input 42 of the first synchronous reversing counter 6 and to the counting input 61 of the backward synchronous reversing counter 6. The output 031 of the control bistable flip-flop 2 is connected to the control input 22 of the switching circuit 2. the return counter 2 is connected to the first input 81 of the summation circuit 11, while the downstream output 061 of the second synchronous return counter 2 is connected to the second input 82 of the summation circuit 2 whose output 081 is connected to the clock input 31 of the bistable flip-flop 2 ^and at the same time form a timer output output 091 for connection to a computer device (not shown). The preset circuit group 051 of the preset circuit 2 is connected to the preset group 63 of the second synchronous reset counter 6. The set output 071 of the control circuit 2 is connected to the input 11 of the triggered time base circuit 2, to the preset input 64 of the second synchronous reset counter 6 and nas. t ^and inlet 32 of the control bistable flip-flop 2

Řídicí výstup 072 předvolby řídicího obvodu T_ je připojen na vstup 44 nastavení předvolby prvního synchronního vratného čítače 4^. Skupina vstupů 43 předvolby prvního synchronního vratného čítače 4^ tvoří současně skupinu datových vstupů 91 zapojení pro připojení na zařízení výpočetní techniky. Skupina vstupů a výstupů 71 řídicího obvodu 7 tvoří současně skupinu vstupů a výstupů 92 zapojení pro připojení na neznázorněné zařízení výpočetní techniky.The preset control output 072 of the control circuit T is connected to the preset setting input 44 of the first synchronous return counter 44. The group of preset inputs 43 of the first synchronous return counter 44 simultaneously form a group of wiring data inputs 91 for connection to a computing device. The input / output group 71 of the control circuit 7 simultaneously forms the input / output group 92 for connection to a computer device (not shown).

Do prvního synchronního vratného čítače 4^ jsou signálem, přivedeným na vstup 44 nastavení předvolby, zaznamenána číselná data, udávající požadovanou periodu výstupního signálu jako násobek základní periody hodinového signálu obvodu spouštěné časové základny a přiváděna na skupinu vstupů 43 předvolby. Signálem, přivedeným na vstup 64 nastavení předvolby druhého synchronního vratného čítače je nastaven tento druhý synchronní vratný čítač 9 do maximálního možného stavu zmenšeného o jedničku pomocí dat vytvářených obvodem 5 přednastavení a přiváděných na vstupy 63 předvolby druhého synchronního vratného čítače 6.Numeric data indicating the desired output signal period as a multiple of the basic clock period of the triggered time base circuit is input to the first synchronous return counter 44 by a signal applied to the preset setting input 44 and fed to a group of preset inputs 43. The signal applied to the second synchronous reset counter preset input 64 sets the second synchronous reset counter 9 to the maximum possible state reduced by one using the data generated by the presetting circuit 5 and applied to the preset inputs 63 of the second synchronous reset counter 6.

Stejným signálem, kterým je nastavován druhý synchronní vratný čítač ji, je blokován obvod 2 spouštění časové základny a je nastaven přes nastavovací vstup 32 řídicí bistabilní klopný obvod 2 dó počátečního stavu, který určuje, že hodinové impulsy z obvodu 2 spouštěné časové základny přiváděné na hodinový vstup 21 přepínacího obvodu 2, budou přepnuty na první výstup 021 přepinacího-ohvodu 2. Nastavovací signály jsou vytvářeny řídicím obvodem 7 na základě stavuna skupině vstupů a výstupů 21· P° ukončení nastavovacích signálů na výstupech 071 a 072 řídicího obvodu T_ je spuštěn obvod 2 spouštěné časové základny, přičemž první impuls je z tohoto obvodu vygenerován okamžitě při jeho spuštěni. Hodinovými impulsy, přiváděnými přes přepínací obvod 2 na vstup 42 čítání vzad prvního synchronního vratného čítače ji, je jeho obsah postupně snižován a obsah druhého synchronního vratného čítače 9 je zvyšován impulsy, přiváděnými na vstup 42 čítání vpřed, až do okamžiku, kdy první synchronní vratný čítač 9 vygeneruje impuls na výstupu 041 přenosu dolů. Tento impuls je přiveden na první vstup 81 součtového obvodu 8, na jehož výstupu 081 se objeví ' výstupní impuls celého zapojení. Tento impuls, přivedený na hodinový vstup 31 řídicího bistabilnlho. klopného obvodu 3, způsobí překlopení tohoto řídicího bistabilního klopného obvodu 3, což způsobí, že hodinové impulsy z obvodu JI spouštěné časové základny se objeví na druhém výstupu 022 přepínacího obvodu 2 a budou tedy přiváděny ha vstup 42 čítání vpřed prvního synchronního vratného čítače 4 a na vstup 61 čítání vzad synchronního vratného čítače 6. Oba čítače 4 a 6 pak čítají-v opačném smyslu tak dlouho, až se objeví impuls na výstupu 061 přenosu dolů druftěho synchronního vratného čítače 9, který přes druhý vstup 82 součtového obvodu fi vytvoří další výstupní impuls. Tlm dojde opět k překlopení řídicího bistabilního klopného obvodu 2· Celý děj se neustále opakuje, přičemž výsledkem činnosti zapojení jsou výstupní impulsy s periodou, danou počátečním nastavením. První synchtonni vratný čítač 2 může být nastavován po jednotlivých řádech pomocí více signálů z dalších neznázorněných řídicích výstupů předvolby řídicího obvodu T_, připojených na další neznázorněné vstupy nastavení předvolby prvního synchronního vratného čítače 4^.By the same signal by which the second synchronous return counter 11 is set, the time base lowering circuit 2 is blocked and is set via setting input 32 to the bistable flip-flop 2 of the initial state which determines that clock pulses from the triggered time base circuit 2 are fed to the clock. input 21 of the switching circuit 2, will be switched to the first output 021 of the switching-circuit 2. The setting signals are generated by the control circuit 7 on the basis of a group of inputs and outputs 21 triggered time base, the first pulse being generated from this circuit immediately upon its start. By the clock pulses applied through the switching circuit 2 to the counting input 42 of the first synchronous return counter 11, its content is gradually reduced and the content of the second synchronous counting counter 9 is increased by the pulses applied to the counting input 42 forward until the first synchronous return. counter 9 generates a pulse at output 041 of the downlink. This pulse is applied to the first input 81 of the summation circuit 8, at whose output 081 the output pulse of the entire circuit appears. This pulse is applied to the clock input 31 of the control bistable. the flip-flop 3 will cause the control bistable flip-flop 3 to flip, causing clock pulses from the triggered time base circuit 11 to appear on the second output 022 of the switching circuit 2 and thus to feed the count input 42 forward of the first synchronous return counter 4 the reverse input of the synchronous return counter 6. Both counters 4 and 6 then count in the opposite direction until a pulse occurs at the transmission output output 061 of the second synchronous return counter 9, which generates another output pulse via the second input 82 of the summing circuit fi. . Tlm will cause the bistable flip-flop 2 to flip again. · The entire process repeats continuously, resulting in output pulses with a period set by the initial setting. The first synchronous return counter 2 may be adjusted in a single order by means of a plurality of signals from other control circuit preset control outputs (not shown) connected to the other synchronous reset counter preset inputs (not shown).

Vynélezu lze použít v číslicových zařízeních výpočetní a automatizační, případně měřicí techniky.The invention can be used in digital devices of computer and automation or measuring techniques.

Claims

OBJECT OF THE INVENTION

Timer connection with synchronous counters, control circuit and time base circuit, characterized in that the output (011) of the triggered time base circuit (1) is connected to a clock input (21) of a switching circuit (2) whose first output (021) is connected to the counting input (41) of the first synchronous return counter (4) and to the counting input (62) of the second synchronous return counter (6), the second output (022) of the switching circuit (2) is connected to the input (42) ) counting the first synchronous return counter (4) and the reverse counting input (61) of the second synchronous return counter (6), the output (031) of the control bistable flip-flop (3) is connected to the control input (22) of the switching circuit (2) , the downstream output (041) of the first synchronous return counter (4) is connected to the first input (81) of the summation circuit (8), while the downstream output (061) of the second synchronous return counter (4) (6) is connected to the second input (82) of the summation circuit (8), whose output (081) is connected to the clock input (31) of the control bistable flip-flop (3) and simultaneously forms the timer wiring output (091) (051) the pre-charge circuit (5) is connected to a group of preset inputs (63) of the second synchronous return counter (6), the control output (071) setting output (071) is connected to the input (11) of the triggered time base circuit (1); a second synchronous return counter (6) preset input (6) and a control bistable flip-flop (3) control input (32) control circuit preset control output (072) (7) is connected to the first preset setting input (44) the synchronous return counter (4), the group of inputs (43) of the preset of the first synchronous return counter (4) simultaneously form a group of data inputs (91) of the wiring, a group of inputs and outputs (71) of the control The input (7) forms simultaneously a group of inputs and outputs (92) of the wiring.

Wiring according to claim 1, characterized in that the other control preset control outputs (7) are connected to the other preset setting inputs of the first synchronous return counter (4).