CS244718B1

CS244718B1 - Memory Numeric Filter

Info

Publication number: CS244718B1
Application number: CS849062A
Authority: CS
Inventors: Pavel Kocur; Pavel Vanecek
Original assignee: Pavel Kocur; Pavel Vanecek
Priority date: 1984-11-26
Filing date: 1984-11-26
Publication date: 1986-08-14
Also published as: CS906284A1

Abstract

Zařízení se týká čítačového modulu mikropočítače a řeší problém zjištění a vyhodnocení doby prodlevy mezi pulsy při sledováni správnosti funkce mikropočítače. Podstata zařízení spočívá v tom, še zařízeni má tři vstupy, z nichž vstup pro sledované pulsy je prvním vstupem posuvného registru, vstup pro blokování je druhým vstupem posuvného registru a vstup pro nulování je nulovacím vstupem posuvného registru. Výstup oscilátoru je spojen s prvním vstupem tohoto hradla NAND, jehož výstup je propojen s hodinovým vstupem posuvného registru. Nejméně jeden datový výstup posuvného registru je spojen s nejméně jedním vstupem druhého hradla NAND, jehož výstup je spojen jednak s druhým vstupem prvního hradla NAND a jednak je výstupem celého číslicového filtru s pamětí.The device relates to a counter module of a microcomputer and solves the problem of determining and evaluating the delay time between pulses when monitoring the correctness of the microcomputer's function. The essence of the device is that the device has three inputs, of which the input for the monitored pulses is the first input of the shift register, the input for blocking is the second input of the shift register and the input for resetting is the reset input of the shift register. The output of the oscillator is connected to the first input of this NAND gate, the output of which is connected to the clock input of the shift register. At least one data output of the shift register is connected to at least one input of the second NAND gate, the output of which is connected both to the second input of the first NAND gate and is the output of the entire digital filter with memory.

Description

Vynález se týká číslicového filtru s pamětí, sestávajícího z posuvného registru, dvou hradel NAND a oscilátoru. Toto zařízení zpracovává jeden číslicový signál - pulsní průběh a zjišťuje, zda čas mezi jednotlivými pulsy nepřekročil zvolenou hodnotu. Při výskytu časové prodlevy si chybový stav zapamatuje a indikuje ho na svém výstupu.The invention relates to a digital filter with a memory consisting of a shift register, two NAND gates and an oscillator. This device processes a single digital signal - a pulse waveform and detects if the time between pulses has exceeded the selected value. When a time delay occurs, it remembers the error condition and indicates it at its output.

Dosud známá zařízení pro vyhodnocení zvolené doby prodlevy používala monostabilní klopné obvody s dobou překlopení rovnou požadované hodnotě, přičemž doba byla volitelná pomocí kombinace odporů a kondenzátorů, což jsou součástky vyráběné s určitými tolerancemi a tudíž přesnost nastavení doby nebyla velká. Další nevýhodou použití monostabilních klopných obvodů je jejich náchylnost na rušení právě proto, že se musí použít ve spojení s kondensátory.The prior art devices used to evaluate the selected dwell time used monostable flip-flops with a flip time equal to the setpoint, the time being selectable by a combination of resistors and capacitors, components manufactured with certain tolerances, and hence the accuracy of the time setting was not great. Another disadvantage of using monostable flip-flops is their susceptibility to interference precisely because they have to be used in conjunction with capacitors.

V některých případech je nutno mít možnost řídit velikost sledované doby v průběhu sledování signálu, což u dosud používaných zařízení není možné.In some cases, it is necessary to be able to control the magnitude of the monitored time during signal tracking, which is not possible with the devices used so far.

Uvedené nevýhody odstraňují číslicový filtr s pamětí podle signálu, jehož podstata spočívá v tom, že zařízení má tři vstupy, z nichž vstup pro sledované pulsy je prvním vstupem posuvného registru, vstup pro blokování je druhým vstupem posuvného registru a vstup pro nulování je nulovacím vstupem posuvného registru, výstup oscilátoru je spojen s prvním vstupem tohoto hradla NAND, jehož výstup je propojen s hodinovým vstupem posuvného registru. Nejméně jeden datový výstup posuvného registru je spojen s nejméně jedním vstupem druhého hradla NAND, jehož výstup je spojen jednak s druhým vstupem prvního hradla NAND a jednak je výstupem celého číslicového filtru s pamětí.These drawbacks eliminate a digital filter with a memory based on the signal, which consists in that the device has three inputs, of which the input for monitored pulses is the first input of the shift register, the input for blocking is the second input of the shift register, register, the output of the oscillator is connected to the first input of this NAND gate whose output is connected to the clock input of the shift register. The at least one shift register data output is coupled to the at least one second NAND gate input, the output of which is connected both to the second input of the first NAND gate and the output of the entire digital filter with memory.

Praktické provedení předmětu vynálezu je na přiloženém obrázku, na kterém je zobrazen příklad zapojení číslicového filtru s pamětí. Zařízení má tři vstupy, z nichž vstup 10 pro sledované pulsy je prvním vstupem .5 posuvného registru 1., vstup 11 pro blokování je druhým vstupem 6 posuvného registru a vstup 12 pro nulování je nulovacím vstupem 2 posuvného registru 2· Výstup 13 oscilátoru £ je spojen s prvním vstupem 14 prvního hradla 2 NAND, jehož výstup 16 je propojen s hodinovým vstupem 17 posuvného registru 2· První, druhý a třetí datový výstup 18, i®, 20 posuvného registru 2 3® propojen s prvním, druhým a třetím vstupem 21, 22, 23 druhého hradla 2 NAND. Jeho výstup 24 je spojen jednak se druhým vstupem 15 prvního hradla 2 NAND a jednak je výstupem 25 celého číslicového filtru s pamětí.A practical embodiment of the subject matter of the invention is shown in the attached figure, which shows an example of a digital filter with a memory connection. The device has three inputs, of which the input 10 for monitored pulses is the first input 5 of the shift register 1., the blocking input 11 is the second input 6 of the shift register, and the reset input 12 is the reset input 2 of the shift register 2. connected to the first input 14 of the first NAND gate 2, whose output 16 is connected to the clock input 17 of the shift register 2; the first, second and third data outputs 18, i, 20 of the shift register 2 3® are connected to the first, second and third inputs 21 , 22, 23 second gate 2 NAND. Its output 24 is connected, on the one hand, to the second input 15 of the first NAND gate 2 and, on the other hand, to the output 25 of the entire digital filter with memory.

Sledovaný signál je přiveden pro sledované pulsy na vstup 10, který je prvním vstupem .5 posuvného registru 2· Blokovací signál se přivádí na vstup 11 pro blokování, který je druhým vstupem 6 posuvného registru 2· Nulovací signál se přivádí na vstup 12 pro nulování, který je nulovacím vstupem 2 posuvného registru 2· Tímto signálem lze celý číslicový filtr s pamětí vynulovat. Signálem na vstupu 11 pro blokování lze celé zařízení zablokovat po dobu trvání tohoto signálu. Oroveň signálu na prvním vstupu 2 posuvného registru 2 j® vzorkována hodinovými pulsy přiváděnými na hodinový vstup 17 posuvného registru 2 ² výstupu 16 prvního hradla 2 NAND. Tato úroveň je postupně přenášena na datové výstupy 2®, i®, 20 posuvného registru 2· Pokud první vstup posuvného registru 2 setrvá na sledované úrovni po dobu delší než je doba daná určitým počtem hodinových pulsů na hodinovém vstupu 17. P^ak všechny datové výstupy 18,The monitored signal is applied to the monitored pulses to input 10, which is the first input 5 of the shift register 2. The blocking signal is applied to the input 11 for blocking, which is the second input 6 of the shift register 2. which is the zero input of shift register 2 · This signal can be used to reset the entire digital filter with memory. The signal at the blocking input 11 can block the entire device for the duration of the signal. Oroveň signal at the first input shift register 2 2 J® sampled clock pulses being fed to the clock input 17 of the shift register output 2 ² 2 16 first gate NAND. This level is gradually transferred to the data outputs 2®, I ®, the shift register 20 2 · If the first input shift register 2 remains at the level for longer than the time given a certain number of clock pulses to the clock input P 17th ^and all data outputs 18,

19, 20 přejdou na tuto úroveň, která se současně objeví na všech vstupech 22, 22, 23 druhého hradla 3 NAND. Toto způsobí, že na výstupu 24 druhého hradla £ NAND a tam i na výstupu celého číslicového filtru s pamětí se objeví informace o tom, že vstup 10 pro sledované pulsy posuvného registru 2 setrval na sledované úrovni po dobu delší než byla zvolena. Současně, protože výstup 24 druhého hradla 3 NAND je spojen s druhým vstupem 15 prvního hradla NAND 2, se zablokují hodinové pulsy z výstupu 13 oscilátoru £ a číslicový filtr zůstane ve stavu, kdy si pamatuje, že vstup 10 pro sledované pulsy eetrval na sledované úrovni minimálně danou dobu.19, 20 go to this level, which simultaneously appears on all inputs 22, 22, 23 of the second NAND gate 3. This causes the output 24 of the second gate NAND and the output of the entire digital filter with memory to show that the input 10 for the monitored pulses of the shift register 2 has remained at the monitored level for longer than it has been selected. At the same time, since the output 24 of the second NAND gate 3 is coupled to the second input 15 of the first NAND gate 2, the clock pulses from output 13 of the oscillator 6 are blocked and the digital filter remains in a state that remembers input 10 for monitored pulses at least a given time.

Do funkce lze uvést zařízení pouze příchodem nulovacího pulsu na vstup 12 pro nulování. Pokud přijde nulovací puls na vstup 12 pro nulování v průběhu plnění datových výstupů 22» 12« 22 posuvného registru 2» obsah tohoto posuvného registru 2 ^a tí® ⁴ jeho datové výstupy 22« 12« 22 se vynulují a celý proces se může opakovat. Pokud není třeba po určitou dobu sledovat úroveň na vstupu 10 pro sledované pulsy, je možno celé zařízení zablokovat připojením blokovacího signálu na vstup 11 pro blokování. Změnou frekvence oscilátoru 4 a volbou počtu datových výstupů 22« 12« 20 posuvného registru 2 ^lze libovolně měnit dobu sledování úrovně na vstupu 10 pro sledované pulsy.The device can only be actuated by the arrival of a reset pulse at the reset input 12. If a reset pulse arrives at the reset input 12 during filling of the data outputs 22 & apos ^;, 22 ' of the shift register 2 ^& apos ;, the content of this shift register 2 ^{and the} data output 22 ' ⁴ is reset and the entire process can be repeated. If it is not necessary to monitor the level at input 10 for the monitored pulses for a certain period of time, the whole device can be locked by connecting a blocking signal to input 11 for blocking. By varying the frequency of the oscillator 4 and selecting the number of data outputs 22 12 12 20 20 of the shift register 2 ^{, the} level monitoring time at the input 10 for the monitored pulses ^{can be} arbitrarily changed.

Zařízení lze použít všude tam, kde je třeba zjištovat dobu prodlevy mezi pulsy, např. při sledování správnosti funkce mikropočítače. Další oblastí použití je zjištování překročení fázové odchylky dvou signálů. Zařízení lze použít jako frekvenční relé, kdy při zvětšování doby periody (délky časové prodlevy), což odpovídá snižování frekvence, dojde k indikaci při poklesu frekvence pod danou hodnotu.The device can be used wherever it is necessary to determine the dwell time between pulses, eg when monitoring the correct functioning of the microcomputer. Another field of application is to detect the phase deviation of two signals. The device can be used as a frequency relay, when increasing the period of time (time delay), which corresponds to decreasing the frequency, occurs when the frequency drops below a given value.

Claims

Digital memory filter consisting of a shift register, two NAND gates and an oscillator, characterized in that it has three inputs, of which the input (10) for the monitored pulses is the first input (5) of the shift register (1), the input (11) for the blocking is the second input (6) of the first register (1) and the reset input (12) is the reset input (7) of the shift register (1), the output (13) of the oscillator (4) being connected to the first input (14) of the first gate

(2) a NAND whose output (16) is coupled to the clock input (17) of the shift register (1), whose at least one data output (18, 19 ... 20) is coupled to the at least one input (21, 22). 23) second gate

(3) a NAND whose output (24) is connected to the second input (15) of the first NAND gate (2) and is the output (25) of the entire digital filter with memory.