CS227173B1

CS227173B1 - Circuitry for measuring pulse occurence differences

Info

Publication number: CS227173B1
Application number: CS852881A
Authority: CS
Inventors: Stanislav Ing Feber
Original assignee: Feber Stanislav
Priority date: 1981-11-20
Filing date: 1981-11-20
Publication date: 1984-04-16

Description

Vynález se týká zapojení k měření diference četností impulsů v měřicích soustavách a řeší měření diference četností impulsů pomocí logických obvodů a přepínačů.The invention relates to circuitry for measuring pulse rate difference in measuring systems and to solving pulse rate difference measurement using logic circuits and switches.

Jsou známá zapojení k měření diference četností impulsů analogová, založená na převodu impulsních signálů na analogovou veličinu zpracovávanou dále analogovými odečítacími obvody, jejichž nevýhodou je náročnost zapojení k dosažení požadovaných parametrů tepelné i časové stability, resp. číslicová, využívající zapojení logických obvodů, kterými jsou čítače, paměti a podobně.There are known connections for measuring the pulse frequency difference analogue, based on the conversion of pulse signals to analogue quantities processed further by analogue reading circuits, whose disadvantage is the difficulty of connection to achieve the required parameters of thermal and time stability, respectively. digital, using the connection of logic circuits, which are counters, memories and the like.

Některé nevýhody známých zapojení částečně odstraňuje zapojení k měření diference četností impulsů podle vynálezu, složené z logických obvodů a přepínačů, jehož podstata spočívá v tom, že signální vstup zapojení je spojen se signálním vstupem hradla, řídicí vstup zapojení je spojen s řídicím vstupem hradla, výstup hradla je spojen s čítačovým vstupem čítače, první výstup první buňky čítače je spojen s první svorkou prvního přepínače a se vstupem první buňky druhé paměti, druhý výstup první buňky čítače je spojen s druhou svorkou prvního přepínače, první výstup druhé buňky čítače je spojen s první svorkou druhého přepínače a se vstupem druhé buňky druhé paměti, druhý výstup druhé buňky čítače je spojen s druhou svorkou druhého přepínače, až první výstup n-té buňky čítače je spojen s první svorkou n-tého přepínače a se vstupem n-té buňky druhé paměti, druhý výstup n-té buňky čítače je spojen s druhou svorkou n-tého přepínače, kde n je přirozené konečné číslo, třetí svorka prvního přepínače je spojena s prvním vstupem prvního kombinačního obvodu, třetí svorka druhého přepínače je spojena s druhým vstupem prvního kombinačního obvodu, až třetí svorka n-tého přepínače je spojena s n-tým vstupem prvního kombinačního obvodu, dále výstup prvního kombinačního obvodu je spojen s nastavovacím· vstupem první paměti, jejíž výstup je spojen se vstupem časového obvodu, jehož výstup je spojen s druhým vstupem druhého kombinačního obvodu, jehož výstup je spojen s nulovacím vstupem čítače, nulovací vstup zapojení je spojen s mazacím vstupem první paměti a s prvním vstupem druhého kombinačního obvodu, vkládací vstup zapojení je spojen s vkládacím vstupem druhé pa-, měti, výstup buňky druhé paměti je prvním výstupem zapojení, výstup druhé buňky druhé paměti je druhým výstupem· zapojení, až výstup n-té buňky druhé paměti je n-tým výstupem zapojení.Some of the disadvantages of the known circuitry are partially eliminated by the circuitry for measuring the pulse rate difference according to the invention, consisting of logic circuits and switches, characterized in that the circuit input signal is connected to the gate signal input, the circuit control input is connected to the gate control input the gate is connected to the counter input of the counter, the first output of the first counter cell is connected to the first terminal of the first switch and to the first cell of the second memory, the second output of the first counter cell is connected to the second terminal of the first switch the second output of the second counter cell is connected to the second terminal of the second switch until the first output of the nth counter cell is connected to the first terminal of the nth switch and to the input of the nth cell of the second memory , second output nth counter cell is connected to the second terminal of the nth switch, where n is a natural finite number, the third terminal of the first switch is connected to the first input of the first combination circuit, the third terminal of the second switch is connected to the second input of the first combination circuit, up to the third the nth switch terminal is coupled to the nth input of the first combination circuit, the output of the first combination circuit is coupled to the setting input of the first memory, the output of which is coupled to the input of the timing circuit, the output of which is coupled to the second input of the second combination circuit; the output of which is connected to the counter input of the counter, the reset of the wiring input is connected to the erase input of the first memory and the first input of the second combination circuit, the input of the wiring is connected to the input input of the second memory; second cell second memory is kind · m output connections, to the output of the nth cell of said second memory is the nth output circuit.

............ · . -............- I............ ·. -............- I

K přednostem zapojení podle vynálezu patří vysoká přesnost měření diference četností impulsů závislá pouze na přesnosti doby trvání impulsního signálu na řídicím vstupu zapojení.The advantages of the circuitry according to the invention include the high accuracy of the pulse rate difference measurement dependent only on the accuracy of the pulse signal duration on the control input of the circuit.

Zapojení k měření diference četností impulsů podle vynálezu je v příkladném prodení znázorněno rta přiloženém výkresu.The circuit for measuring the pulse rate difference according to the invention is shown in an exemplary embodiment in the attached drawing.

Na obrázku je znázorněn signální vstup zapojení I_s, jež je spojen se signálním vstupem hi hradla H, řídicí vstup zapojení I_zje spojen s řídicím vstupem Iu hradla H, výstup hradla H je spojen s čítačovým vstupem ci čítače C, první výstup ¹Ci první buňky čítače C je spojen s první svorkou *pi prvního přepínače Pi a se vstupem si první buňky druhé paměti S, druhý výstup ²Ci první buňky čítače C je spojen s druhou svorkou ²pi prvního přepínače Pi, první výstup ¹C2 druhé buňky čítače C je spojen s první svorkou *p2 druhého přepínače P2 a se vstupem S2 druhé buňky druhé paměti S, druhý výstup ²C2 druhé buňky čítače C je spojen s druhou svorkou ²p2 druhého přepínače P2, až první výstup MU,, n-té buňky čítače C je spojen s první svorkou ¹pn n-tého přepínače Pn a se vstupem sn n-té buňky druhé paměti S, druhý výstup ²Cn n-té buňky čítače C je spojen s druhou svorkou ²p„ n-tého přepínače P„, kde n je přirozené konečné číslo, třetí svorka ³pi prvního přepínače Pn je spojena s n-tým vstupem kn prvního kombinačního obvodu K, třetí svorka ³p2 druhého přepínače P2 je spojena s druhým vstupem k2 prvního kombinačního obvodu K, až třetí svorka ³pn n-tého přepínač P_n je spojena s n-tým vstupem k_nprvního kombinačního obvodu K, dále výstup prvního' kombinačního obvodu K je spojen s nastavovacím vstupem n první paměti >R, jejíž výstup je spojen se vstupem d časového obvodu D, jehož'výstup je spojen s druhým vstupem Z2 druhého kombinačního obvodu Z, jehož výstup je Spojen s malovacím vstupem C2 čítače C, nulovačí vstup zapojení I_o je spojen s mazacím vstupem' n první paměti R a s prvním vstúpem zi druhého kombinačního obvodu Z, vkládaní vstup zapojení I_k je spojen s vkládačím vstupeijn s_n+1 druhé pamětí S, výstup Si první buňky druhé paměti S je' prvním výstupem zapojení, výstup S2 druhé bilftky dfúfté paměti.S je druhým výstupem zapojení, až výstup S_nn-té buňky druhé paměti ‘6 jé n-tým výstupem zapojení;The figure shows the wiring signal input I _s , which is connected to the gate input signal hi, the wiring control input I _z is connected to the control input Iu of the gate H, the gate output H is connected to the counter input or counter C, the first output ¹ Ci first cell counter C is connected to a first terminal * pi first switch Pi is input a first cell of the second memory, a second terminal ^2, or the first cell of counter C is connected to the second terminal ² when the first switch Pi, the first output ¹ C2 of the second cell counters C is connected to the first terminal * p2 of the second switch P2 and to the input S2 of the second cell of the second memory S, the second output ² C2 of the second counter cell C is connected to the second terminal ² p2 of the second switch P2 counter C is connected to the first terminal ¹ pn of the nth switch Pn and to the input of the nth cell of the second memory S, the second output ^{2 of the} nth cell of the counter C is connected to the second terminal ^{2 of the} p the third terminal ^{3 at the} first switch Pn is connected to the nth input k of the first combination circuit K, the third terminal ³ p2 of the second switch P2 is connected to the second input k2 of the first combination circuit K to the third terminal ³ pn nth switch P _n is coupled to the nth input of the _n first combination circuit to the further output of the first 'combinational circuit K is connected to the control input of n first memory> R, whose output is connected to the input d of time circuit D jehož'výstup is connected to the second input of the second combination circuit Z2 Z whose output is connected to the input of C2 with paint of counter C, the reset input wiring of the I _o is joined to the lubricant input 'n first memory and the first R input from and the second combinational circuit Z, the insertion wiring input I _k is connected to the insertion input _{i n with 1 of the} second memory S, the output Si of the first cell of the second memory S being the first wiring output, the output S2 of the second binary output buffer S is the second circuit output until the output S of the _nth cell of the second memory 16 is the nth circuit output;

Jako hradlo H se uvažuje obvod logického součtu, resp. logického součinu sé signálním vstupem Mi, řídicím vstupem iua Výstupem.The gate H is considered the circuit of logical sum, resp. logic product with signal input Mi, control input i and Output.

Jako první kombinační obvod K se uvažuje obvod logického' součtu, ťesp. logického součinu s prvním vstupem ki, druhým Vstupem k2, až n-tým vstupem k, a výstupem.The first combination circuit K is considered to be a logic sum circuit, βp. the logic product with the first input k1, the second input k2, the nth input k, and the output.

Jako druhý kombinační obvod Z se uvažuje obvod logického součtu s prvním, vstupem zi, druhým vstupem Z2 a výstupem.The second combination circuit Z is considered to be a logical sum circuit with a first input z1, a second input Z2 and an output.

Jako první paměť R se uvažuje bistabilní klopný obvod s mazacím vstupem ri, nastavovacím vstupem Γ2 a výstupem.The first memory R is a bistable flip-flop with a lubrication input ri, a setting input Γ2 and an output.

Jako časový obvod D se uvažuje derivační obvod se vstupem d a výstupem.The time circuit D is considered to be a derivative circuit with input d and output.

Jako čítač C se uvažuje n-buněk klopných obvodů zapojených k čítání impulsů s nulovacím vstupem C2, čítačovým vstupem Cl.Counter C is considered n-cell flip-flops connected to count pulses with reset input C2, counter input C1.

První buňka čítače C má první výstup ^xCi a druhý výstup ²Ci, který je negovaným výstupem první buňky čítače C, druhá buňka čítače C má první výstup ^XC2 a druhý výstup ²C2, který je negovaným výstupem druhé buňky čítače C, až n-tá buňka čítače C má první výstup a druhý výstup ²C_n, který je negovaným výstupem n-té buňky čítače C.The first counter cell C has the first output ^x Ci and the second output ² Ci which is the negated output of the first counter cell C, the second counter cell C has the first output ^X C2 and the second output ² C2 that is the negated output of the second counter C cell to n -ta cell counter C has a first output and a second output ² C _n, which is a negated output nth cell counter C.

Jako druhá paměť S se uvažuje n-bunšk, tvořených D klopnými obvody jako střádač se společným vkládacím vstupem s_n+1.The second memory S is considered to be n-cells formed by D flip-flops as a storage with a common input input with _{n + 1} .

První buňka druhé paměti S má vstup si a výstup Si, druhá buňka druhé paměti S má vstup S2 a výstup S2, až n-tá buňka druhé paměti S má vstup s_n a výstup S_n.The first cell of the second memory S has input S1 and output S1, the second cell of the second memory S has input S2 and the output S2, until the nth cell of the second memory S has input s _n and the output S _n .

Jako soustava přepínačů prvního Pi až n-tého P_n se uvažují mechanické, resp. elektronické spínací prvky, kde první přepínač Pi má první svorku ^xpi, druhou svorku ²pi, třetí svorku ³pi, druhý přepínač P2 má první svorku tp2, druhou svorku ^zp2, třetí svorku ³p2, až n-tý přepínač má první svorku druhou svorku ²p„ třetí svorku ³p„.As a set of switches of the first Pi to the nth P _n are considered mechanical, respectively. electronic switching elements, wherein the first switch Pi has a first terminal ^x pi, a second terminal ² pi, a third terminal ³ pi, a second switch P2 has a first terminal tp2, a second terminal ^of p2, a third terminal ³ p2, until the nth switch has a first terminal second terminal ² p "third terminal ³ p".

Funkce zapojení k měření diference četností impulsů podle vynálezu v příkladnémprovedení podle obrázku je taková, že na signální vstup zapojení I_s je přiveden impujsní signál, například od neutronové sondy, resp. jiných impulsních snímačů, a to takové vlastnosti, že četnost impulsů se mění podle velikosti ipěřooé ve Jičíny. kterou může být vlhkost, vzdálenost, napětí a podobně. Nejmenší velikosti tněťeóé vejičipy odpovídá dolní njezní četnost impulsů, která lineárně narůstá se zvětšováním velikosti měřené veličiny.The function of the circuitry for measuring the pulse rate difference according to the invention in the exemplary embodiment of the figure is such that an impulse signal is applied to the signal input of the circuit I _s , for example from a neutron probe or a sensor. other pulse sensors, and such properties that the frequency of pulses vary according to the size of the Jičín. which may be humidity, distance, voltage, and the like. The smallest size of the egg cell corresponds to the lower frequency of pulses, which increases linearly as the magnitude of the measured quantity increases.

Ve výchozím stavu je čítač C vynulován pomocí impulsního signálu přivedeného na nulovací vstup zapojení I_p. Impulsní signál na řídicím vstupu zapojení I_z otevírá hradlo H a čítač C po dobu jeho trvání číjá inv pujsy. Pokud dojde k ukončení čítání úzavřením hradla H, aniž hodnota četnosti impulsů v čítači dosáhla, resp. přesáhla binární hodnotu předvolenou volbou poloh prvního Pj až n-tého přepínače P_n, následující vnější impulsní signál přivedený na vkládací vstup zapojení I_k způsobí přenos údaje čítače C do druhé paměti S. Následuje nulování čítače Ó vnějším impulsním sighálěm přivedeným na nulovací vstup zapojení I_o. Přivedením následujícího vnějšího íippulsního signálu na řídicí vstup zapojení I_z je opějovně zahájeno čítápí.By default, counter C is reset by a pulse signal applied to the reset input of _Ip . The pulse signal on the control input of wiring I _z opens the gate H and the counter C for the duration of the inviting time. If the counting is terminated by closing the gate H without the pulse rate value in the counter has reached, resp. exceeded the binary value by the preselected position selection of the first Pj to the nth switch P _n , the following external pulse signal applied to the input input of wiring I _k causes counter data C to be transmitted to the second memory S. _o . By supplying the following external pulse signal to the control input of the wiring I _z , the counter is again started.

V daném případě pracuje zapojení jako prostý čítač.In this case, the circuit works as a simple counter.

Pokud načítaná hodnota impulsů v čítačiIf the pulse reading is in the counter

C je shodná nebo převýší-11 binární hodnotu předvolenou polohou prvního Pi až n-tého přepínače P, v době před ukončením impulsního signálu na řídicím vstupu I_z, je prvním kombinačním obvodem K tato skutečnost indikována a na jeho výstupu se objeví impulsní signál, který změní stav první paměti R, na jejímž výstupu se objeví impulsní signál, který je tvarován časovým obvodem D, a který dále projde druhým kombinačním obvodem Z, způsobí vynulování čítače C. Čítač C čítá až do ukončení trvání vnějšího impulsního signálu na řídicím vstupu zapojení I_z.C is equal to or greater than -11 the binary value by the preset position of the first Pi to the nth switch P, before the termination of the pulse signal at control input I _z , this is indicated by the first combination circuit K and a pulse signal appears at its output. changes the state of the first memory R, the output of which is a pulse signal, which is shaped by the time circuit D and which passes through the second combination circuit Z, clears counter C. Counter C counts until the external pulse signal on the control input of wiring I _z .

Načítaná hodnota kladné diference četností impulsů je po ukončení čítání vložena impulsním signálem na vkládacím vstupu zapojení I_k do druhé paměti S. Pokud hodnota diference četností impulsů načítaná v čítači C přesáhne binární hodnotu předvolenou polohou prvního· Pi až n-tého přepínače P_n, nedojde k druhému nulování, protože první paměť R druhým impulsním signálem v průběhu čítání od prvního kombinačního obvodu K nemění svůj stav.The positive pulse rate difference value is entered after the counting by a pulse signal on the input I wiring input _to the second memory S. If the pulse rate difference value read in the counter C exceeds the binary value by the preset position of the first · Pi to nth switch P _n to a second reset, since the first memory R by the second pulse signal during the counting from the first combination circuit K does not change its state.

V druhé paměti S je uložena hodnota kladné diference četností impulsů impulsního signálu přivedeného na signální vstup zapojení I_s, načítaná po zvolenou dobu danou dobou trvání impulsního signálu na řídicím vstupu zapojení I_z a binární hodnoty předvolené polohou prvního Pi až n-tého přepínače P_n.The second memory S stores the value of the positive pulse frequency pulse frequency input applied to the wiring signal input I _s , read for a selected time given by the pulse duration on the wiring control input I _z and the binary value preset by the position of the first Pi to nth switch P _n .

Přivedením impulsního signálu na nulovací vstup zapojení I_o dojde k změně stavu paměti R a vynulování čítače C. Hodnota diference četností impulsů uložená v druhé paměti S zůstává zapamatována do doby přemazání následující hodnotou diference četností impulsů následujícího cyklu čítání vnějším impulsním signálem na vkládacím vstupu zapojení I_k.Applying the pulse signal to the reset wiring input I _o will change the state of the memory R and reset the counter C. The pulse rate difference value stored in the second memory S remains memorized until the next pulse frequency difference value of the next counting cycle on the pulse input input I _k .

Zapojení k měření diference četností impulsů nachází uplatnění zejména v oblasti měřicí techniky, a to při stavbě číslicových převodníků pro· číslicová měření. Praktické realizace číslicových převodníků využívají pro generování posloupnosti řídicích impulsů přiváděných na řídicí vstup zapojení I_z, vkládací vstup zapojení I_k a nulovací vstup zapojení I_o zvláštního zapojení, dovolujícího' např. automatické opakování měření, dálkové ovládání a podobně. Další aplikace najde předmět vynálezu v oblasti výstavby soustav automatického řízení.The connection to the measurement of pulse frequency difference finds application especially in the field of measuring technology, namely in the construction of digital converters for · digital measurements. Practical embodiments of digital converters utilize wiring I _z , the wiring input I _k and the wiring input I w _{of a} special wiring to generate, for example, automatic measurement repeat, remote control, and the like to generate a sequence of control pulses applied to the control input. Another application finds the subject of the invention in the field of automatic control system construction.

Claims

Wiring to measure pulse rate difference consisting of logic circuits and switches, characterized in that the wiring signal input (I _s ) is connected to the gate signal input (hi), the wiring control input (I _z j is connected to the control input ( I12) the gate (HJ, gate output (H) is connected to the counter input (cij counter (Cj, the first output ( ¹ Ci) of the first counter cell (C) is connected to the first terminal ( ¹ pi) of the first switch (Pt)) input (a) of the first cell of the second memory (s), a second output ⁽² C), the first cell counter (C) is connected to the second terminal ⁽² pi) of the first switch (Pij, a first output ⁽¹ E) of a second cell counter (C) is connected with a first terminal ⁽¹ P2) of the second switch (P2) and an output (S2) of the second cell of the second memory (Sj second output ⁽² C2) of a second cell counter (C is connected to the second terminal ⁽² p2j second switch (P2 ) until the first output ( ^χ 0η) of the nth counter cell (C) is connected to the first terminal u (^ :,) of the nth switch (Pn) and with the input (s) of the nth cell of the second memory (S), the second output ( ² C; ij of the nth counter cell (Cj is connected to the second terminal ( ² p, J of the nth switch (P _n ), where n is the natural finite number, the third terminal ( ³ pij of the first switch

INVENTION (Pi) is connected to a first input (K) of the first combination circuit (K i, the third terminal ⁽³ ρζ) of the second switch (P2) is connected to the second input (K2) of the first combinational circuit (K) to the third terminal ⁽³ beta _i ) the nth switch (P _n ) is connected to the nth input (kj of the first combination circuit (Kj), the output of the first combination circuit (K) is connected to the set-up input (rz) of the first memory (R), is connected to the input (d) of the time circuit (Dj, whose output is connected to second input (zaj second combination circuit (Rev. whose output is connected to the reset input (C2) of the counter (C), the reset input line (I _o) connected to the erasing input (n) of the first memory (Rj) and the first input (zij of the second combination circuit (Zj, wiring insertion input (I _k j is connected to the insertion input '(s _{n + 1} ) of the second memory (S)) ) of the first cell of the second memory (S1 is the first circuit output, output (S2) of the second cell the second memory (S) is the second circuit output until the output (S _n j of the nth cell of the second memory (S) is the nth circuit output).