CS239507B1 - Zapojení stupně dvojkové sčítačky - Google Patents
Zapojení stupně dvojkové sčítačky Download PDFInfo
- Publication number
- CS239507B1 CS239507B1 CS814995A CS499581A CS239507B1 CS 239507 B1 CS239507 B1 CS 239507B1 CS 814995 A CS814995 A CS 814995A CS 499581 A CS499581 A CS 499581A CS 239507 B1 CS239507 B1 CS 239507B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- circuit
- input
- output
- logic circuit
- adder
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
Zapojení řeší problém zjednodušeni logické struktury kombinace sčitačka-střádač s možností inverze obsahu střádače. Podstatou zapojení je použiti klopného obvodu typu T namísto klopného obvodu typu D ve střádači a současném vypuštění toho vstupu klasické sčítačky, který bývá v dosud známých případech spojen s výstupem střádače. Zbývající dva vstupy sčítačky, přenosový a vstup druhého sčítance jsou přes obvod "výlučné nebo" a součtový logický obvod spojeny se signálovým vstupem klopného obvodu typu T. Druhý vstup obvodu "nebo" slouží k inverzi obsahu střádače. Přenos do vyššího řádu sčítačky je generován běžným, dosud známým obvodem. Zapojeni může být využito ve výpočetní, měřici a řídicí technice.
Description
Vynález se týká zapojení stupně dvojkové sčítačky, jehož součástí je odpovídající bištabilní klopný obvod střadače a který je případně vybaven vstupem pro inverzi obsahu tohoto střadače,. jež slouží k přičítání a případně též k odečítání, dvojkovýc^čísel od obsahu střadače.
Dosud známá zapojení stupně dvojkové sčítačky jsou kombinační obvody, vybavené dvěma sčítacími vstupy, jedním vstupem. pro přenos z nižšího řádu sčítačky, jedním výstupem součtu a jedním přenosovým výstupem do vyššího řádu sčítačky. Součástí zařízení, sestaveného z těchto stupňů bývá prakticky vždy střádač, tvořený obvykle klopnými obvody typu D. Takto vytvořená sčítačka není optimální vzhledem k množství základních logických prvků, potřebných k její realizaci. Navíc nelze. jednoduchým, způsobem realizovat inverzi obsahu střadače, umožňující provádět též odčítání.
Výše uvedené nevýhody odstraňuje zapojení stupně dvojkové sčítačky s odpovídající parnětovou buňkou střadače podle vynálezu. Jeho podstatou je, že. páměíová buňka střadače je tvořena klopným obvodem typu T, jehož signálový vstup je spojen s výstupem kombinačního logického obvodu, pro generaci řídicího signálu a jehož přímý výstup je spojen s pomocným vstupem kombinačního logického obvodu pro generaci přenosu do vyššího řádů jenž je nejvýše dvouvodičovým vedením spojen s kombinačním; logickým obvodem pro generaci řídicího signálu a jehož hlavní vstupy jsou spojeny jednak s hlavními vstupy kombinačního logického obvodu pro generaci řídicího signálu, jednak s přenosovým vstupem zapojení a přičítáním vstupem zapojení a jehož výstup je. spojen s přenosovým, výstupem zapojení, přičemž pomocný vstup kombinačního logického obvodu pro generaci řídi2
239 507 čího signálu je spojen, se. vs tupenu zapojeni pro komplementaci obsahu střádače a dále hodinový vstup klopného obvodu typu T je spojen s hodinovým: vstupem: zapojení, nulovací vstup tohoto obvodu je spo jen s hulovacím vstupem zapo jení a přímý a negovaný výstup tohoto obvodu jsou spojeny s přímým a negovaným výstupem zapojení· Jednou z možných konkrétních realizací kombinačního- logického obvodu pro generaci řídicího signálu, klopného obvodu typu T je sériové zapojeni logického obvodu výlučné nebo a logického obvodu negace logického součinu..
Výhoda zapojení podle vynálezu spočívá v tom,, že stav klopného obvodu typu T, použitého ve střádači, vždy reprezentuje hodnotu jednoho sčítance, a proto vlastní sčítačka zpracovává pouze dva vstupní signály - přenos z nižšího? řádu a vstup druhého sčítance. Tím. je redukována i její obvodová struktura, protože klasická funkce ”aritmetický součet” se redukuje na logickou funkci výlučné nebo. Kromě toho lze u zapojení podle vynálezu přímo provádět inverzi obsahu střádače, což u dosud známých zapojení není možné. K tomu slouží zdvojení signálových vstupů klopných obvodů střadače.
Na připojeném výkresu představuje obr.l blokové schéma zapojení podle vynálezu a obr.2 jednu z možných, realizací tohoto zapojení pomocí elementárních logických obvodů..
Na o?br..1 je pamělová buňka střádače tvořena klopným obvodem? £ typu. T, jehož signálový vstup 12 je. spojen s výstupem 2J, kombinačního logického obvodu £ pro generaci řídicího, signálu a jehož přímý výstup 13 je. spo jen s pomocným vstupem kombinačního logického obvodu £ pro. generaci přenosu do vyššího řádu jenž je nejvýše dvouvodičovým vedením £ spojen s kombinačním logickým obvodem 2_ pro generaci řídicího signálu a jehož hlavní vstupy 31 J2 jsou spojeny jednak s hlavními vstupy 21 . 22 kombinačního logického obvodu 2. pro? generaci řídicího signálu, jednak s přenosovým vstupem. p_] zapojení' a přičítacíte vstupem a. zapo jení a jehož výstup^ je spojen s přenosovým výstupem je. zapojení, přičemž pomocný vstup 2£ kom?· binačního logického? obvodu £ pro generaci řídicího signálu je spojen se vstupem k. zapojení pro komplementaci obsahu střádá— če. a dále hodinový vstup 11 klopného? obvodu £ typu T je spo>jen s hodinovým vstupem h zapojení, nulovací vstup: £j tohoto
239 507 abvndui je spojen. s nulová cím vstupem r zapojení a přímý a negovaný výstup u, u tohoto obvodu jsou spojeny s přímým a negovaným výstupem b^,; h zapojení·
Na obr»2 je kombinační logický obvod. 2^ pro- generaci řídi— čího signálu, klopného obvodu 1_ typu T tvořen, sériovým zapojením logického obvodu 25 výlučné nebo. a logického, obvodu. 26 negace logického součinu·.
činnost zapojení vyplývá z; elementárních pravidel pro sčítání ve dvojkové číselné soustavě· Jelikož jeden ze sčítanců je dán stavem klopného obvodu před příchodem aktivní hrany hodinového impulzu, zatímco· stav po jejím příchodu je obrazem aritmetického součtu, obou. sčítanců,, je změna stavu tohoto obvodu dána logickou funkcí' výlučné nebo o dvou proměnných,; jimiž jsou. druhý sčítanec a přenos z nižšího řádu sčítačky»
Tuto. funkci realizuje kombinační logický obvod 2_ se vstupy 21 22 a výstupem 23» který řídí ovládací, vstup 12 bistabilního; obvodu i. Pokud je. požadována nezávislá možnost inverze obsahu střadače, je součástí logického obvodu 2. ještě dvouvstupové hradlo ‘“nebo vřazené mezi výstup hradla výlučné nebo a ovládací vstup 12 klopného obvodu, jehož druhý vstup slouží' k i
provádění této reverzace.. Na obr.2 je toto hradlo realizováno obvodem, negace logického součinu s negovanými vstupními signály.. Logický signál přenosu do vyššího j'ádu je vytvořen realizací stejné logické funkce jako u klasické, dosud známé sčítačky,. kombinačním obvodem který realizuje logickou funkcii p = ab + ap_^ + bp_1. Oba kombinační logické obvody 2 s mohou. mít při praktické realizaci některé části společné, což j.e. na obr.1 vyznačeno jejich spojením £.
Vynález může být využit ve výpočetní, měřicí a řídicí technice»
Claims (2)
- t„ Zapojení stupni dvojkové; sčítačky s. odpoví dající parně iovou vstup /12/ je spojen s výstupem /23/ kamMnačníhoi logického obvodu /2/ pro generaci řídicího? signálu a jehož přímý výstup /13/ je spo jen s? pomocným vstupem /34/ kombinačního logického obvodu /3/ pro generaci přenosu dd vyššího řádu jenž je? nejvýše? dvouvodlčovým? vedením /4/ spojen a kombinačním Lo?gickým obvodem /2/ pro generaci řídicího? signálu a jehož hlavní vstupy /31, 32/ jsou apojeny jednak a hlavními. vstupy /21 , 22/ kombinačního logického obvodu /2/ pro generaci řídicího signálu, jednak a přenosovým vstupem /p_q / zapojení a přičítacím vstupem /á/ zapojení a jehož výstup /33/ je spojen s přenosovým výstupem /p/ zapojení:, přičemž pomocný vstup /24/ kombinačního? logického obvodu /2/ pro generaci řídicího signálu, je spojen se vstupem /k/ zapojení pro. komplementaci obsahu, střadače a dále hodinový vstup /11/ klopného obvodu /1/ typu T je spojen s hodinovým vstupem /h/ zapo jení , nulovací vstup /1.5/ tohoto? obvodu je spojen a nulovacím vstupem /r/ zapo jení a přímý a negovaný výstup /13, 14/ tohoto obvodu jsou spojeny’ s přímým a negovaným výstupem /b, b/ zapojení·
- 2.· Zapojení podle bodu 1vyznačené tím, že kombinační logický obvod /2/ pro generaci řídicího signálu klopného obvodu /1/ typu T je tvořen sériovým zapojením logického obvodu /25/ výlučné neb® a logického obvodu /26/ negace logického součinu·
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS814995A CS239507B1 (cs) | 1981-06-30 | 1981-06-30 | Zapojení stupně dvojkové sčítačky |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS814995A CS239507B1 (cs) | 1981-06-30 | 1981-06-30 | Zapojení stupně dvojkové sčítačky |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS499581A1 CS499581A1 (en) | 1985-06-13 |
| CS239507B1 true CS239507B1 (cs) | 1986-01-16 |
Family
ID=5393939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS814995A CS239507B1 (cs) | 1981-06-30 | 1981-06-30 | Zapojení stupně dvojkové sčítačky |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS239507B1 (cs) |
-
1981
- 1981-06-30 CS CS814995A patent/CS239507B1/cs unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS499581A1 (en) | 1985-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4215416A (en) | Integrated multiplier-accumulator circuit with preloadable accumulator register | |
| JPH08110853A (ja) | 高速桁上げ回路 | |
| JPS59139447A (ja) | 全加算器 | |
| US6285300B1 (en) | Apparatus and method for reducing power and noise through reduced switching recording in logic devices | |
| JPS595349A (ja) | 加算器 | |
| US4122527A (en) | Emitter coupled multiplier array | |
| US4709346A (en) | CMOS subtractor | |
| GB1052400A (cs) | ||
| JP3604518B2 (ja) | 除算装置 | |
| CS239507B1 (cs) | Zapojení stupně dvojkové sčítačky | |
| US4827444A (en) | Carry skip-ahead circuit for Manchester-type adder chain | |
| US4860242A (en) | Precharge-type carry chained adder circuit | |
| FR2437112A1 (fr) | Circuit logique numerique de verrouillage | |
| JPH0346024A (ja) | 浮動小数点演算器 | |
| US4873660A (en) | Arithmetic processor using redundant signed digit arithmetic | |
| US4254471A (en) | Binary adder circuit | |
| US3863061A (en) | Alu with end-around carry derived from auxiliary unit | |
| GB802656A (en) | Electronic digital computer | |
| GB1159978A (en) | Improved Binary Adder Circuit Using Denial Logic | |
| US5467299A (en) | Divider and microcomputer including the same | |
| GB1037802A (en) | Arithmetic circuit | |
| JPS6036613B2 (ja) | 加算器 | |
| JPS62154029A (ja) | 乗算回路 | |
| US3423577A (en) | Full adder stage utilizing dual-threshold logic | |
| SU572785A1 (ru) | Суммирующее устройство дл сложени двух -разр дных чисел |