CS224575B1 - Self-testable logic circuit for code control - Google Patents
Self-testable logic circuit for code control Download PDFInfo
- Publication number
- CS224575B1 CS224575B1 CS203281A CS203281A CS224575B1 CS 224575 B1 CS224575 B1 CS 224575B1 CS 203281 A CS203281 A CS 203281A CS 203281 A CS203281 A CS 203281A CS 224575 B1 CS224575 B1 CS 224575B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- logic
- sum
- logical
- whose output
- Prior art date
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Description
Vynález sa týká samotestovateTného logického obvodu pre kontrolu kódu 1 zo 4 pozostávajúceho z troch logických úrovní a Ssmich logických Členov.The invention relates to a self-testable logic circuit for checking code 1 of 4 consisting of three logical levels and eight logical members.
Doteraz známe zapojenie samotestovateTného obvodu pre kontrolu kódu k z n je s použitím samotestovateTného obvodu pre kod 2 zo 4. Na vstup tohoto obvodu musí byť připojený logický obvod - translátor pre převod kódu 1 zo 4 na kod 2 zo 4· Počet vstupov všetkých logických členov příslušného obvodu je 20. Nevýhodou tohoto riešenia je cena riešenia, vyčíslená počtom vstupov všetkých logických členov potřebných na realizáciu príslušnej štruktúrnej schémy je 20 vstupov. Počet potřebných logických Členov je 10.Hitherto known connection of self-test code checker circuit, which is using self-test circuit for code 2 of 4. The input of this circuit must be connected logic circuit - translator to convert code 1 of 4 to code 2 of 4 · Number of inputs of all logic members of relevant circuit The disadvantage of this solution is the cost of the solution, calculated by the number of inputs of all logic elements needed to implement the respective structural scheme is 20 inputs. The number of logical Members required is 10.
súčtových členov a logických súčinových členov podTa vynálezu, ktorého podstata je v tom, že prvý blok súčtových členov je přepojený na druhý blok súčtových logických členov, na ktorý je připojený blok súčinových logických členov. Ďalej blok súčtových logických členov pozostáva z dvoch dvojvstupných súčtových logických členov a druhý blok súčtových logických členov pozostáva zo štyroch dvojvstupných súčtových logických členov a blok súčinových logických členov pozostáva z dvoch súčinových logických členov, pričom obvod obsahuje štyrivstáné svorky a dve výstupné svorky.sum members and logical product members according to the invention, characterized in that the first block of sum members is connected to a second block of sum logical members to which a block of product logic members is connected. Further, the sum logical block consists of two two-input sum logical elements and the second sum logical block consists of four two-input sum logical elements and the logical element block consists of two product logical elements, the circuit comprising four-input terminals and two output terminals.
-2224 575-2224 575
Samotě sto vat el’ný logický obvod pre kontrolu kódu 1 zo 4 podl’a vynálezu je oproti doteraz známým podobným zariadeniam výhodný preto, žeBy itself, a 100% logic circuit for checking code 1 of 4 according to the invention is advantageous over similar prior art devices because
1, vyžaduje iba 16 vstupov logických členov príslušnej štruk túrnej schémy;1, requires only 16 inputs of logic members of the respective structure structure;
2. vyžaduje iba 8 logických Členov pre realizáciu logickéj schémy·2. Requires only 8 Logical Members to implement the logic scheme ·
Na priloženom výkrese je znázorněný samot es tovatel’ný lo gický obvod pre kontrolu kódu 1 zo 4.The attached drawing shows a self-detectable logic circuit for checking code 1 of 4.
Obvod představuje realizáciu štruktúrnej logickéj schémy, ktorá je zostavená zo súčtových logických členov 11, 12. 21, 22, 23, 24 a zo súčinových logických členov 31 a 32. Všetky sú dvojvstupové a s jedným výstupom.The circuit is an implementation of a structural logic diagram that is made up of the sum logic elements 11, 12, 21, 22, 23, 24, and the product logic elements 31 and 32. All are two-input and one output.
Do logickej úrovně prvého bloku I súčtových logických členov patria súčtové logické členy 11 a 12, kde vstupy súčtového logického člena 11 sú připojené na vstupné svorky 1 aThe logical level of the first block I of the sum logical elements includes the sum logical elements 11 and 12, where the inputs of the sum logical element 11 are connected to the input terminals 1 and
2. Jeho výstup je připojený na vstupy súčtových logických členov 21 a 22. Vstupy súčtového logického člena 12 sú připojené na vstupné svorky 3 a 4. Jeho výstup je připojený na vstupy súčtových logických členov 23 a 24.2. Its output is connected to the inputs of the sum logic elements 21 and 22. The inputs of the sum logic element 12 are connected to the input terminals 3 and 4. Its output is connected to the inputs of the sum logic elements 23 and 24.
Do logickej úrovně druhého bloku II súčtových logických členov patria súčtové- logické členy 21, 22, 23 a 24. Vstupy súčtového logického Člena 21 sú připojené na výstup súčtového logického člena 11 a na vstupnú svorku 4. Vstupy súčtového logického člena 22 sú připojené na výstup súčtového logického člena 11 a na vstupnú svorku 3. Vstupy súčtového logického člena 23 sú připojené na výstup súčtového logického člena 12 a na vstupnú svorku 2. Vstupy súčtového logického člena 24 sú připojené na výstup súčtového logického.člena 12 a na vstupnú svorku 1.The logical level of the second block II of the sum logical members includes the sum log members 21, 22, 23 and 24. The inputs of the sum logical member 21 are connected to the output of the sum logical member 11 and the input terminal 4. The inputs of the sum logical member 22 are connected to the output the sum logic element 11 and the input terminal 3. The sum logic element 23 inputs are connected to the output of the sum logic element 12 and the input terminal 2. The sum logic element 24 inputs are connected to the output of the sum logic element 12 and the input terminal 1.
- 3 224 575- 3 224 575
Do logickej úrovně bloku III súčinových logických členov patria súčinové logické členy 3,1 a 32. Vstupy súčinového logického člena 31 sú připojené na výstupy súčtových logických členov 21 a 23. Jeho výstup je připojený natfstupnú svorku 41o Vstupy súčinového logického člena 32 sú připojené na výstupy súčtových logických členov 22 a 24. Jeho výstup je připojený na výstupnú svorku 42.The logical level of block III of the product logic elements includes the product logic elements 3,1 and 32. The inputs of the product logic element 31 are connected to the outputs of the sum logic elements 21 and 23. Its output is connected to the input terminal 41o. the sum logic elements 22 and 24. Its output is connected to the output terminal 42.
Doteraz používané riešenie pre kontrolu kódu 1 zo 4 nie je minimálně z hladiska počtu vstupov logických členov /20/. Nasledujúci návrh má vlastnost, že počet vstupov logických členov je 4n = 4 · 4 = 16, ktorý je nie reálny.The solution used to check the code 1 out of 4 so far is not at least in terms of the number of inputs of the logic elements (20). The following suggestion has the property that the number of inputs of the logic elements is 4 n = 4 · 4 = 16, which is not real.
Vstupné premenné x^, x2, Xj, x^ som zařadil “.o dvoch podmnožin podTa toho, či indexy sú párne /2,4/ alebo nepárne /1,3/. Nasledujúce logické výrazy pře logické funkcie Fp F2 majú vlastnost, že pri inom počte jedničiek vstupného vektore ako jedna /například 0000, 0110/ sa prejaví táto porucha tak, že F1 = F2· Pri správnom vstupnom signále je F^ = F1 = X1 e x3 * x2 * x4 F2 = x2 . x4 + Xl + x3 Admission variables x ^, x 2, x j, x ^ I ranked ".o two subsets in accordance with embodiment whether the indexes are the even / 2,4 / or odd / 1,3 /. The following logical expressions for the logical function F P F 2 have the property that when a different number jedničiek input vector as one / eg 0000, 0110 / is manifested, the disorder so that F 1 = F 2 · Upon proper input signal of the F ^ = F 1 = X 1 ex 3 * x 2 * x 4 F 2 = x 2 . x 4 + X1 + x 3
Niektoré logické poruchy v logickéj schéme, ktoré odpovedajú týmto výrazom sa nepřejavia.na výstupe požadovaným spdsobom. Například porucha HO vstupu x^ súčinového logického člena Xp x2 vo výraze pre F^ sa neprejaví požadovaným spdsobom /F^F2 * θθ/ žiadanom vstupnom vektore kódu 1 zoSome logical faults in the logic schema that match these expressions do not translate to the desired way. For example, the HO error of input x ^ of the product logic element Xp x 2 in the expression for F ^ does not manifest itself in the desired manner (F ^ F 2 * θθ) of the desired input vector of code 1 of
4. Tento nedostatok je odstraněný pri zavedení nadbytočnosti do výrazov Fp F2:4. This deficiency is eliminated when introducing redundancy in the expressions Fp F 2 :
F^ « Cfx^ ♦ x2) + x^] · Exj + x^) + xp F2 * ♦ x2) * x^. C(x3 + X4) * XjZJF ^ «Cfx ^ ♦ x 2 ) + x ^] · Exj + x ^) + xp F 2 * ♦ x 2 ) * x ^. C (x 3 + X 4) * X 1 ZJ
224 575224 575
Realizácia, ktorá odpovedá týmto logickým výrazom je na obr» 1. Riešenie splňuje všetky podmienky samotestovatel’ného logického obvodu pre kontrolu kódu 1 zo 4.The implementation that corresponds to these logical expressions is shown in Figure 1.
V případe chyby vstupného vektora, alebo pri poruche vlastného kontrolného logického obvodu, nadobúdajú výstupné premenné rovnaké hodnoty, a tým detekujú poruchu. V bezporuchovom stave sú tieto výstupné premenné navzájom inverzné.In the event of an input vector error, or a failure of the control logic circuit itself, the output variables acquire the same values and thereby detect the fault. In a fault-free state, these output variables are inverse to each other.
SamotestovateTný logický obvod pre kontrolu kódu 1 zo 4 najde široké uplatnenie pri konštrukcii časti počítačov, ako sú: zbernice, kontrola prerušovacieho systému, sekvenčně automaty s detekciou porúch, převodníky medzi kódmi, přenos dát medzi časťami počítača a tak ďalej.The self-testable 1/4 code check logic finds wide application in the design of parts of computers such as: bus, interrupt control, sequential fault detection machines, inter-code converters, data transfer between computer parts and so on.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS203281A CS224575B1 (en) | 1981-03-20 | 1981-03-20 | Self-testable logic circuit for code control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS203281A CS224575B1 (en) | 1981-03-20 | 1981-03-20 | Self-testable logic circuit for code control |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS224575B1 true CS224575B1 (en) | 1984-01-16 |
Family
ID=5356227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS203281A CS224575B1 (en) | 1981-03-20 | 1981-03-20 | Self-testable logic circuit for code control |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS224575B1 (en) |
-
1981
- 1981-03-20 CS CS203281A patent/CS224575B1/en unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3798606A (en) | Bit partitioned monolithic circuit computer system | |
| JPS59195750A (en) | Unit reconstruction | |
| Gunawan | Reliability analysis of shuffle-exchange network systems | |
| US3541507A (en) | Error checked selection circuit | |
| US2942193A (en) | Redundant logic circuitry | |
| US3602886A (en) | Self-checking error checker for parity coded data | |
| CS224575B1 (en) | Self-testable logic circuit for code control | |
| US3305830A (en) | Error correcting redundant logic circuitry | |
| FUJIWARA et al. | Fault-tolerant arithmetic logic unit using parity-based codes | |
| US4418410A (en) | Error detection and correction apparatus for a logic array | |
| Fujiwara | On closedness and test complexity of logic circuits | |
| Yew | On the design of interconnection networks for parallel and multiprocessor systems | |
| CS245891B1 (en) | Self-testing logical circuit for checking of one code from twelve | |
| Abd-El-Barr et al. | Fault-tolerance and terminal reliability for a class of data manipulator networks | |
| US5457403A (en) | Fault tolerant and gate circuit | |
| US4737956A (en) | Apparatus for detecting failures in data path control line copies | |
| DE4406391C1 (en) | Electronic computing unit (arithmetic unit) | |
| Mourad et al. | Testability of parity checkers | |
| SU1238245A1 (en) | Self-checking device for checking code | |
| Lo et al. | General version of reconfiguration N modular redundancy system | |
| GB III et al. | A Survey and Comparision of Fault-Tolerant Multistage Interconnection Networks | |
| SU1478340A1 (en) | Fibonacci p-code check unit | |
| CS259276B1 (en) | 1 from 10 code's self-acting checking circuit connection | |
| Chen | NMRC: A Technique for Redundancy | |
| IE56532B1 (en) | Arrangement for supervising a data processing system |